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싸이리스터와 다이오드 소자를 이용하는 입력 ESD 보호방식의 비교 연구
A Comparison Study of Input ESD Protection schemes Utilizing Thyristor and Diode Devices 원문보기

電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.47 no.4=no.394, 2010년, pp.75 - 87  

최진영 (홍익대학교 전자전기공학과)

초록
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표준 CMOS 공정에서 제작 가능한 보호용 싸이리스터 소자와 다이오드 소자를 사용하는 RF IC용 두 가지 입력 ESD 보호회로 방식을 대상으로, 2차원 소자 시뮬레이터를 이용하는 DC 해석, 혼합모드 과도해석 및 AC 해석을 통해 보호용 소자내 격자온도 상승 및 입력버퍼단의 게이트 산화막 인가전압 측면에서의 HBM ESD 보호강도에 대한 심도있는 비교 분석을 시도한다. 이를 위해, 입력 ESD 보호회로가 장착된 CMOS 칩의 입력 HBM 테스트 상황에 대한 등가회로를 구성하고, 5가지 HBM 테스트 모드에 대해 최대 6개의 보호용 소자를 포함하는 혼합모드 과도 시뮬레이션을 시행하고 그 결과를 분석함으로써 실제 테스트에서 발생할 수 있는 문제점들에 대한 상세한 분석을 시도한다. 이 과정에서 보호용 소자 내 바이폴라 트랜지스터의 트리거를 수월케 하는 방안을 제안하며, 두 가지 보호회로 방식에서 내부회로의 게이트 산화막 파괴는 보호용 소자 내에 존재하는 NMOS 구조의 접합 항복전압에 의해 결정됨을 규명한다. RF IC용 입력 보호회로로서의 두 가지 보호방식의 특성 차이에 대해 설명하는 한편, 각 보호용 소자와 회로의 설계와 관련되는 유용한 기준을 제시한다.

Abstract AI-Helper 아이콘AI-Helper

For two input-protection schemes suitable for RF ICs utilizing the thyristor and diode protection devices, which can be fabricated in standard CMOS processes, we attempt an in-depth comparison on HBM ESD robustness in terms of lattice heating inside protection devices and peak voltages developed acr...

주제어

참고문헌 (12)

  1. P. Leroux and M. Steyaert, "High-performance 5.2GHz LNA with on-chip inductor to provide ESD protection," Electronics Letters, vol. 37, pp. 467-469, Mar. 2001. 

  2. A. Chatterjee and T. Polgreen, "A low-voltage triggering SCR for on-chip ESD protection at output and input pads," IEEE Electron Devices Lett., vol. 12, pp. 21-22, Aug. 1991. 

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  4. 최진영, "NMOS 트랜지스터와 싸이리스터 보호용 소자를 이용하는 입력 ESD 보호방식의 비교 연구," 전기전자학회논문지, 제 13권, 제 1호, pp. 19-29, 2009년 3월 

  5. H. Feng, G. Chen, R. Zhan, Q. Wu, X. Guan, H. Xie, and A. Z. H. Wang, "A mixed-mode ESD protection circuit simulation-design methodology," IEEE J. Soilid-State Circuits, vol. 38, pp. 995-1006, June 2003. 

  6. B. Fankhauser, and B. Deutschmann, "Using device simulations to optimize ESD protection circuits", in Proc., IEEE EMC Symp., 2004, pp.963-968. 

  7. S. Aur, A. Chatterjee, and T. Polgreen, "Hot-carrier reliability and ESD latent damage." IEEE Trans. Electron Devices, vol. 35, pp. 2189-2193, Dec. 1988. 

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  9. C. H. Diaz, S. M. Kang, and C. Duvvury, Modeling of electrical overstress in integrated circuit, Kluwer Academic Publishers, 1995. 

  10. Z. H. Liu, E. Rosenbaum, P. K. Ko, C. Hu, Y.C. Cheng, C. G. Sodini, B. J. Gross, T.P. Ma, "A comparative study of the effect of dynamic stressing on high-field endurance and stability of reoxidized-nitrided, fluorinated and conventional oxides," in IEDM Tech. Dig., 1991, pp. 723-726. 

  11. G. Chen, H. Fang, and A. Wang, "A systematic study of ESD protection structures for RF ICs," in Proc., IEEE Radio Frequency Integrated Circuit Symp., 2003, vol. 46, pp. 347-350. 

  12. 최진영, "정전기 보호용 소자의 AC 모델링에 관한 연구," 전기전자학회논문지, 제 8권, 제 1호, pp. 136-144, 2004년 7월 

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