[논문]H.264 Encoder용 Direct Memory Access (DMA) 제어기 설계

송인근

doi:10.6109/jkiice.2010.14.2.445

초록
AI-Helper

본 논문에서는 Full 하드웨어 기반 베이스라인 프로파일 레벨 3 규격 H.264 인코더 코덱에서 사용할 수 있는 Direct Memory Access (DMA) 제어기를 설계하였다. 설계한 모듈은 CMOS Image Sensor(CIS)로부터 영상을 입력 받아 메모리에 저장한 후 인코더 코덱 모듈의 동작에 맞춰 원영상과 참조영상을 각각 한 매크로블록씩 메모리로부터 읽어서 공급하거나 저장하며, DMA 제어기의 한 매크로블록씩 처리하는데 478 cycle을 소요한다. 설계한 구조를 검증하기 위해 JM 9.4와 호환되는 Reference Encoder C를 개발하였으며, Encoder C로부터 Test Vector를 추출하여 설계한 회로를 검증하였다. 제안한 DMAC 제어기의 Cycle은 Xilinx MIG를 사용한 Cycle 보다 40%의 감소를 나타내었다.

Abstract ▼ AI-Helper

In this paper, an attempt has been made to design the controller applicable for H.264 level3 encoder of baseline profile on full hardware basis. The designed controller module first stores the images supplied from CMOS Image Sensor(CIS) at main memory, and then reads or stores the image data in macr...

In this paper, an attempt has been made to design the controller applicable for H.264 level3 encoder of baseline profile on full hardware basis. The designed controller module first stores the images supplied from CMOS Image Sensor(CIS) at main memory, and then reads or stores the image data in macroblock unit according to encoder operation. The timing cycle of the DMA controller required to process a macroblock is 478 cycles. In order to verify the our design, reference-C encoder, which is compatible to JM 9.4, is developed and the designed controller is verified by using the test vector generated from the reference C code. The number of cycle in the designed DMA controller is reduced by 40% compared with the cycle of using Xilinx MIG.

주제어

AI 본문요약
AI-Helper

* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.

문제 정의

264 인코더 코덱과 통신하였다. 본 논문에서는 SDRAM의 Active 명령을 줄이기 위해 한 Column에 두라인을 저장하여 Active 명령을 반으로 줄였다. 표 3은 합성 결과이다.
본 논문의 메모리 구조는 베이스라인 프로파일 레벨 3 규격 H.264 인코더 코덱에 적합한 최적화된 구조이고메모리 구조에 적합한 DMA 제어기는 안정적으로 H.264 인코더 코덱과 통신하였다. 본 논문에서는 SDRAM의 Active 명령을 줄이기 위해 한 Column에 두라인을 저장하여 Active 명령을 반으로 줄였다.
본 연구에서는 기존에 설계한 베이스라인 프로파일레벨 3 규격의 H.264 코덱을 가지고 그림 1의 전체 설계구조와 같이 제 안하는 SDRAM 메모리 구조와 DMA 제어기를 적용하여서 데이터 입출력이 원활이 이루어지는 가와 인코더 처리가 확실하게 수행되는 가를 확인하는데 목적이 있다.

가설 설정

그림 12(a)와 12(b)의 사이클 수의 차이는 Row Activate, 읽 기 명 령 으로 인한 tRRD, CL 지 연으로 생 긴차이 이다. 그림 12(a)의 경우 사이클 수는 그림 12(b)에비 해 상대 적 으로 작지 만 SDRAM 166 MHz에서 만을 고려하여 하드웨어 설계를 하고 시뮬레이션 검증을 하였고, 그림 12(b)는 Xilinx MIG(Memoiy Integration Generator)# 이용하여 범용으로 사용할 수 있도록 하드웨어를 설계하였다.

제안 방법

최소 저장블록은 11개이며 최대는43개 블록이다.9가지 조건에 맞춰 메모리에 저장하는제어기를만드는 것은 하드웨어 측면에서는 비효율적인 방법이므로 최대 블록43개를 저장하는 하드웨어 제어기를 설계 하였다.
확인 한다. 만약 660 사이 클 안에 DMA 제 어기 처리가 늦어졌을 경우, TopControle 인코더를 WATT 상태로 만들어 DMA 제어 기 처 리가 완료되 기 전까지 기다리도록 하였다.
본 논문에서 는 SDRAM 을 사용하여 베 이 스라인 프로파일 레벨 3 규격의 H.264 인코더 코덱에 맞는 Dirsct Memory Access(DMA) 제어기를 설계하였다[1, 2].
따라서 같은 뱅크이지만Row 주소가 틀리기 때문에 뱅크를 닫고다시 열어야 저장이 가능하다. 이를 피하기 위해서 휘도성분과 반대로 저장하는 구조로 하여 뱅크가 겹치지 않도록 하였다.

대상 데이터

색도성분은휘도 성분을2로 나눈 값인 68의 크기를 갖는다. 인코더에서 사용하는 메모리의 총 영역eColumn960, Row는휘도 3개, 색도 3개를 합한612 주소이다.
이와 같은 이 유는메모리의 읽기를 최소화 하기 위해서 이다. 인코더의 5단파이프라인 구조(그림 2)에서 MBC, MEF, Intra Prediction 3개의 모듈에 공급하기 위해 매번 3번씩 메모리를 읽기 보다는 이전 MEC에서 사용했던 데이터는 다음에 처리할MEF에서 사용하고, MEF에서 사용한 데이터 는 다시 Intra Prediction에서 사용할 수 있도록 Sram을여 러 개 사용하였다.

데이터처리

그림 12(a)의 경우 사이클 수는 그림 12(b)에비 해 상대 적 으로 작지 만 SDRAM 166 MHz에서 만을 고려하여 하드웨어 설계를 하고 시뮬레이션 검증을 하였고, 그림 12(b)는 Xilinx MIG(Memoiy Integration Generator)# 이용하여 범용으로 사용할 수 있도록 하드웨어를 설계하였다. 실험 결과의 검증은 JM과 호환되는 Reference C Code를 제작하여, 그 코드로부터 Vector 를 생성하여 그 결과를 비 교하였다. ModelSim 으로 시뮬레이션한 결과는 그림 13과 같다.

성능/효과

표 2 는 표 1에서 사용한 문자를 설명한다. MIG를 사용하지않고 직접 SDRAM을 제어하는 제어기를 설계하여 약 40%의 사이클을 줄일 수 있었다. 설계된 제어기는MIG 에 비하여 Row 접 근시간을 최적 화함으로서, Total Cycle 을 줄일 수 있었다.
RTL시 뮬 레 이 션 은 Mentor Graphics사의 McxlelSim을이용하여 확인하였으며, 시뮬레이션 결과 인코더 코덱과 통신이 안정적으로 이루어지고 있음을 확인하였고, Synopsys Design Compiler 를 통해 합성 결과 Chartered 0.18 공정 사용시 Encoder 코덱은 108MHz 이고, DMA 제어기는 166MH见의 동작속도를 가지며 173만 게이트 크기의 결과를 얻었다. 하지만, 향후UDTV를지원하기위해서는DMA제어기의 성능향상이 필요하다.
MIG를 사용하지않고 직접 SDRAM을 제어하는 제어기를 설계하여 약 40%의 사이클을 줄일 수 있었다. 설계된 제어기는MIG 에 비하여 Row 접 근시간을 최적 화함으로서, Total Cycle 을 줄일 수 있었다.

참고문헌 (6)

Joint Video Team, Draft ITU-T Recommendation and Final Draft International Standard of Joint Video Specification, ITU-T Rec. H.264 and ISO/lEC 14496-10 AVC, May 2003.
Micron double data rate sdram, 512Mb_DDR_x4x8x16_D1.fm-512Mb DDR: Rev. L; Core DDR Rev. A 4/07 EN.
Yu-Wen Huang, Bing-Yu Hsieh, Tung-Chien Chen, and Liang-Gee Chen, " Analysis, Fast Algorithm, and VLSI Architecture Design for H.264/AVC Intra Frame Coder, IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS FOR VIDEO TECHNOLOGY, VOL.15, NO.3, MARCH 2005
김종철, 서기범(2008), "H.264 Encoder Hardware Chip 설계", 한국해양정보통신학회 추계종합학술대회, Oct. 2008
An Efficient Hardware Architecture of Intra Prediction and TQ/IQIT Module for H.264 Encoder Kibum Sub, Seongmo Park, and Hanjin Cho, ETRI Journal, vol.27, no.5, Oct. 2005, pp.511-524.

원문보기 상세보기
Xilinx Memory Interface Generator (MIG) User Guide

내보내기 구분	파일저장 인쇄 메일전송
구성항목	기본정보 상세정보 관리번호, 논문명, 저널/프로시딩명, 저자 , 발행년, 권, 호, 시작페이지, 끝페이지, 발행기관 관리번호, 논문명, 대등논문명, 저자 , 저널/프로시딩명, 발행기관, 발행년, 발행언어, 권, 호, 시작페이지, 끝페이지, ISBN, ISSN, 주제분야, 키워드, 초록(한글), 초록(영문), 저자(소속기관)
저장형식	Text(ASCII format) Excel format RefWorks Direct Export RIS format (for Reference Manager, ProCite, EndNote), Scholar's Aids, Mendeley
메일정보	받는사람 (필수) @ 보내는사람 (선택) @ 제목 내용 KISTI 검색결과 이메일 서비스
안내	총 건의 자료가 검색되었습니다. 다운받으실 자료의 인덱스를 입력하세요. (1-10,000) 검색결과의 순서대로 최대 10,000건 까지 다운로드가 가능합니다. 데이타가 많을 경우 속도가 느려질 수 있습니다.(최대 2~3분 소요) 다운로드 파일은 UTF-8 형태로 저장됩니다. 파일의 내용이 제대로 보이지 않을실 때는 웹브라우저 상단의 보기 -> 인코딩 -> 자동선택 여부를 확인하십시오. ~ Text(ASCII format) Excel format

연합인증

H.264 Encoder용 Direct Memory Access (DMA) 제어기 설계
A Design of Direct Memory Access (DMA) Controller For H.264 Encoder 원문보기

초록
AI-Helper

Abstract ▼ AI-Helper

주제어

AI 본문요약
AI-Helper

문제 정의

가설 설정

제안 방법

대상 데이터

데이터처리

성능/효과

참고문헌 (6)

이 논문을 인용한 문헌

저자의 다른 논문 :

관련 콘텐츠

원문 보기

원문 URL 링크

이 논문과 함께 이용한 콘텐츠

AI-Helper ※ AI-Helper는 오픈소스 모델을 사용합니다.

선택된 텍스트

연합인증

H.264 Encoder용 Direct Memory Access (DMA) 제어기 설계 A Design of Direct Memory Access (DMA) Controller For H.264 Encoder 원문보기

초록 용어보기논문에서 용어와 풀이말을 자동 추출한 결과로, 시범 서비스 중입니다. AI-Helper

Abstract ▼ AI-Helper

주제어

AI 본문요약 엑셀 다운로드 AI-Helper

문제 정의

가설 설정

제안 방법

대상 데이터

데이터처리

성능/효과

참고문헌 (6)

이 논문을 인용한 문헌

저자의 다른 논문 :

송인근 (6)

관련 콘텐츠

원문 보기

원문 URL 링크

이 논문과 함께 이용한 콘텐츠

AI-Helper ※ AI-Helper는 오픈소스 모델을 사용합니다.

선택된 텍스트

H.264 Encoder용 Direct Memory Access (DMA) 제어기 설계
A Design of Direct Memory Access (DMA) Controller For H.264 Encoder 원문보기

초록
AI-Helper

AI 본문요약
AI-Helper