[논문]시스톨릭 어레이 구조와 CORDIC을 사용한 고속/저전력 Extended QRD-RLS 등화기 설계 및 구현

문대원; 장영범; 조용훈

시스톨릭 어레이 구조와 CORDIC을 사용한 고속/저전력 Extended QRD-RLS 등화기 설계 및 구현
Design and Implementation of Hi-speed/Low-power Extended QRD-RLS Equalizer using Systolic Array and CORDIC 원문보기

電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. TC, 통신, v.47 no.6=no.396, 2010년, pp.1 - 9

문대원 (상명대학교 컴퓨터정보통신공학과) , 장영범 (상명대학교 공과대학 정보통신공학과) , 조용훈 ((주)코메스타)

초록
AI-Helper

이 논문에서는 시스톨릭 어레이 구조를 갖는 고속/저전력 Extended QRD-RLS 등화기 구조를 제안한다. 기존의 시스톨릭 어레이 구조를 갖는 Extended QRD-RLS 등화기는 입력행렬의 QR분해를 위해서 벡터모드 CORDIC을 사용하여 벡터의 각도를 계산하고, 회전모드 CORDIC에서는 이 각도를 전달받아 벡터를 회전시킨다. 제안된 등화기 구조에서는 벡터모드 CORDIC과 회전모드 CORDIC이 정반대방향으로 회전하는 것을 이용하여 구현 하드웨어의 크기를 현저히 감소시켰다. 이와 더불어 제안구조에서는 벡터모드 CORDIC과 회전모드 CORDIC을 동시에 동작함으로써 계산시간을 1/2로 감소시킬 수 있었다. 제안구조의 HDL 코딩과 칩 설계를 통하여 기존의 시스톨릭 어레이 구조와 비교하여 23.8%의 구현면적 감소를 확인하였다.

Abstract ▼ AI-Helper

In this paper, we propose a hi-speed/low-power Extended QRD-RLS(QR-Decomposition Recursive Least Squares) equalizer with systolic array structure. In the conventional systolic array structure, vector mode CORDIC on the boundary cell calculates angle of input vector, and the rotation mode CORDIC on the internal cell rotates vector. But, in the proposed structure, it is shown that implementation complexity can be reduced using the rotation direction of vector mode CORDIC and rotation mode CORDIC. Furthermore, calculation time can be reduced by 1/2 since vector mode and rotation mode CORDIC operate at the same time. Through HDL coding and chip implementation, it is shown that implementation area is reduced by 23.8% compared with one of conventional structure.

주제어

AI 본문요약
AI-Helper

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문제 정의

이 논문에서는 Extended QRD-RLS 알고리즘으로 불리는 시스톨릭 어레이 구조의 등화기에 대한 고속/저전력 설계 및 구현 방법을 제안하였다. 제안된 시스톨릭어레이 구조에서는 회전모드 CORDIC 블록의 회전 방향이 벡터모드 CORDIC 블록과 정반대임을 이용하여 구현면적을 감소시킬 수 있음을 보였다.
이 논문에서는 시스톨릭 어레이 구조의 RE (Processire Elements) 인 벡터모드 CORDIC 블록과 회전 모드 CORDIC 블록이 반대 방향으로 회전하는 것을 이용하여 구현면적을 감소시킨 구조를 제안한다. 이와 더불어 벡터모드 CORDIC 블록과 회전모드 CORDIC 블록이 동시에 동작하게 함으로써 연산 시간을 1/2로 감소시킬 수 있음을 보* 였다

제안 방법

Extended QRD-RLS 등화기에서 이 구조의 속도를 증가시키고 구현의 복잡도를 감소시키기 위한 구조를 다음 절에서 제안한다.
5-by-5 입력행렬의 시스톨릭 어레이 구조는 총 4행으로 각 행의 PE는 벡터모드 1개, 회전 모드 5개로 구성된다. 각 단의 벡터모드 CORDICe 각도 계산을 위해 1 clock에 동작하도록 구현하였고, 같은 행의 5개의 회전모드 CORDICe 벡터모드에서의 연산 결과 값인。값을 입력으로 받아 1 clock에 동작하도록 조합 논리회로로 구현하였다. 이에 따라 병렬 파이프라인구조의 동작을 적용하여 동작에 필요한 총 clock수는 14 clock이 소요되도록 설계하였다.
거쳐 얻어진。값을 회전모드 CORDIC에 입력시켜서 벡터를 회전시키는 구조이며, 벡터모드와 회전 모드를 개별모듈로 설계하였고 시스톨릭 어레이 구조의 동작 검증을 위해 TOP 모듈에서는 각 모드를 인스턴스 화해서 설계하였다. 5-by-5 입력행렬의 시스톨릭 어레이 구조는 총 4행으로 각 행의 PE는 벡터모드 1개, 회전 모드 5개로 구성된다.
지금까지 기존구조 및 제안구조에 대하여 RTL 코딩의 function simulation을 통하여 출력 값이 정확하게 계산됨을 확인하였다. 다음 절에서는 완성된 RTL 코드로 Synthesis와 He-Simulation을 통하여 Front-end 칩 구현을 진행한다.
먼저 Synopsys Design Compiler Synthesis Tool을 사용하여 각각의 구조를 합성하여 구조에 대한 면적을 비교해 본다. 합성을 위한 Front-end 과정에서는 매그나칩0.
계산 속도의 증가를 달성하였다. 이 절에서는 5나)y-5의 시스톨릭 어레이 구조에 대하여 제안구조와 기존구조를 HDL로 시뮬레이션하여 동작(fmction)을 검증하고 구현면적을 비교해보기로 한다. 시뮬레이션의 각 구조의 입력 값들의 정세도는 부호 1비트, 정수 8비트 소수 7비트인 총 16비트로 구성하였다.
이 절에서는 지난 절에서 시뮬레이션 한 각각의 구조들에 대한 Front-end 칩 구현을 진행하였다. 먼저 Synopsys Design Compiler Synthesis Tool을 사용하여 각각의 구조를 합성하여 구조에 대한 면적을 비교해 본다.
05, 0)을 출력하게 된다. 이와 동시에 Rm를 비롯한 5개의 회전모드 CORDICe Rn과 반대방향으로 16 스텝의 회전을 수행한다. R12 등 5개의 회전모드 PE의 입력 벡터는 각각 다음과 같다.
예를 들면 R” 의 PE는 1, 3, 5, 7 번째 clock에서만 동작하고 나머지 clock에서는 동작하지 않는다. 제안 구조에서는 첫 번째 행의 1개의 벡터모드 PE와 5개의 회전모드 PE가 동시에 회전하므로 같은 clock에 계산이 진행된다. 즉 제안 구조는 그림 1의 같은 행에 위치하고 있는 1개의 벡터모드 8RDIC과 5개의 회전모드 8RDICe 같은 clock에 동작한다.
제안구조는 하나의 제어신호로 벡터모드와 로테이션 모드가 동시에 연산되는 구조로 구현하였다. 따라서 벡터 모드의 연산 결과 값인。값을 회전 모드로 전달할 필요가 없기 때문에 구조가 간단해진다.

대상 데이터

이 절에서는 5나)y-5의 시스톨릭 어레이 구조에 대하여 제안구조와 기존구조를 HDL로 시뮬레이션하여 동작(fmction)을 검증하고 구현면적을 비교해보기로 한다. 시뮬레이션의 각 구조의 입력 값들의 정세도는 부호 1비트, 정수 8비트 소수 7비트인 총 16비트로 구성하였다.
먼저 Synopsys Design Compiler Synthesis Tool을 사용하여 각각의 구조를 합성하여 구조에 대한 면적을 비교해 본다. 합성을 위한 Front-end 과정에서는 매그나칩0.方-Micron 2.5V 공정을 사용하였고, 셀 라이브러리는 hsm222a_bcc를 사용하였다. 각 구조는 동일한 제한 조건을 적용하여 진행하였다.

데이터처리

각 구조의 Pre-Simulation을 위하여 netlist와 SDC, SDF 파일을 write하여 PrimeTime을 이용하여 각 구조에 대한 타이밍을 검증하였고 Formality을 사용하여 function 을 검증하였다. 표 12에서 보듯이 제안구조는 기존구조와 비교하면 23.

이론/모형

'37 시스톨릭 어레이는 입력 신호 행렬의 특정한 엘리먼트를 없애기 위한 벡터 회전을 수행한다. 회전 각도의 계산은 삼각함수 연산을 필요로 하는데 이를 위하여 CORDIC(COordinate Rotation Digital Conmuter) 알고리즘이 사용될 수 있다.阮伊

성능/효과

이와 더 불어제안구조는 벡터모드 CORDIC 블록과 회전모드 CORDIC 블록을 같은 dock에 동작시킴으로써 계산 시간을 1成로 감소시킬 수 있다. 따라서 제안된 등화기 구조는 Extended QRD-RLS 적응 등화기의 고속/저전력구현에 널리 사용될 수 있음을 보였다.
이 예제에서 보듯이 제안된 벡터모드 PE와 회전모드 PE는 하드웨어 구현의 복잡도를 크게 줄일 수 있다. 기존의 구조와 비교하여 5나)y-5 입력에 대하여 사용되는 블록의 감소는 다음과 같다.
이와 더불어 벡터모드 CORDIC 블록과 회전모드 CORDIC 블록이 동시에 동작하게 함으로써 연산 시간을 1/2로 감소시킬 수 있음을 보* 였다
설계 및 구현 방법을 제안하였다. 제안된 시스톨릭어레이 구조에서는 회전모드 CORDIC 블록의 회전 방향이 벡터모드 CORDIC 블록과 정반대임을 이용하여 구현면적을 감소시킬 수 있음을 보였다. 즉 벡터모드 CORDIC 블록에서는 각도 update 블록을 없앨 수 었고, 회전모드 CORDIC 블록에서는 각도 update 블록과 회전 방향 결정 블록을 없앨 수 있음을 보였다.
제안된 시스톨릭어레이 구조에서는 회전모드 CORDIC 블록의 회전 방향이 벡터모드 CORDIC 블록과 정반대임을 이용하여 구현면적을 감소시킬 수 있음을 보였다. 즉 벡터모드 CORDIC 블록에서는 각도 update 블록을 없앨 수 었고, 회전모드 CORDIC 블록에서는 각도 update 블록과 회전 방향 결정 블록을 없앨 수 있음을 보였다. 이와 더 불어제안구조는 벡터모드 CORDIC 블록과 회전모드 CORDIC 블록을 같은 dock에 동작시킴으로써 계산 시간을 1成로 감소시킬 수 있다.
즉 제안구조는 하나의 제어신호를 이용하기 때문에 각 행의 벡터 모드 1개와 회전모드 5개가 동시에 동작하므로 1 clock 이 소요된다. 지금까지 기존구조 및 제안구조에 대하여 RTL 코딩의 function simulation을 통하여 출력 값이 정확하게 계산됨을 확인하였다. 다음 절에서는 완성된 RTL 코드로 Synthesis와 He-Simulation을 통하여 Front-end 칩 구현을 진행한다.
지금까지 예제를 통하여 제안 구조는 7 clock에 계산이 완료됨을 보였다.
각 구조의 Pre-Simulation을 위하여 netlist와 SDC, SDF 파일을 write하여 PrimeTime을 이용하여 각 구조에 대한 타이밍을 검증하였고 Formality을 사용하여 function 을 검증하였다. 표 12에서 보듯이 제안구조는 기존구조와 비교하면 23.8%의 구현면적이 감소됨을 보였다.

참고문헌 (8)

S. Haykin, "Adaptive filtering theory," 3rd Ed. Prentice Hall, New Jersey.
S. Haykin, A. H. Sayed, J. R. Zeidler, P. Yee, and P. C. Wei, "Adaptive tracking of linear time-variant systems by extended RLS algorithms," IEEE Trans. Signal Proc. Vol. 45, No. 5, pp. 1118-1127, May 1997.

상세보기
L. Gao and K. K. Parhi, "Hierarchical pipelining and folding of QRD-RLS adaptive filters and its application to digital beamforming," IEEE Trans. Circuits and Systems II, Vol. 47, No. 12, pp. 1503-1519, Dec. 2000.

상세보기
Z. Chi, J. Ma and K. K. Parhi, "Hybrid annihilation transformation for pipelining QRD-based least square adaptive filters," IEEE Trans. Circuits and Systems II, Vol. 48, No.7, pp. 661-674, Jul. 2001.

상세보기
J. E. Volder, "The CORDIC trigonometric computing technique," IRE Trans. on Electronic Computer 8, pp. 330-334, 1959.
Y. H. Hu, "CORDIC-based VLSI architecture for digital signal processing," IEEE Signal Processing Magazine, Vol. 9, pp. 16-35, 1992.
T. Z. Mingqian, A. S. Madhukumar and F. Chin, "QRD-RLS adaptive equalizer and its CORDIC- based implementation for CDMA systems", International Journal on Wireless & Optical Communications, Vol. 1, No. 1, pp. 25-39, 2003.

상세보기
K. I. Lee, J. H. Lee, J. K. Lee and Y. S. Cho, "A compact CORDIC algorithm for synchronization of carrier frequency offset in OFDM modems," IEICE Transactions on Communications, Vol. E89-B, No. 3, pp. 952-954, 2006.

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저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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