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NTIS 바로가기電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.47 no.8=no.398, 2010년, pp.29 - 35
김기철 (연세대학교 전기전자공학과) , 강성호 (연세대학교 전기전자공학과)
In this paper we propose a new pattern generator for a BIST architecture that can reduce the power consumption during test application. The principle of the proposed method is to reconstruct an LFSR circuit to reduce WSAs of the heavy nodes by suppressing the heavy inputs. We propose algorithms for ...
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M. Nourani, M. Tehranipoor and N. Ahmed, "Low-Transition Test Pattern Generation for BIST-Based Applications," IEEE Trans. on Computers, vol. 57, no. 3, pp. 303-315, Mar. 2008.
A. Abu-Issa and S. Quigley, "LT-PRPG: Power Minimization Technique for Test-per-Scan BIST," in Proc. of IEEE International Conf. DTIS, pp. 1-5, Mar. 2008.
L. Jie, Y. Jun, L. Rui and W. Chao, "A New BIST Structure for Low Power Testing," in Proc. of ASIC International Conf., pp. 1183- 1185, 2003.
K. Kim, D. Song, I. Kim and S. Kang, "A New Low Power Test Pattern Generator for BIST Architecture," IEICE Trans. on Electronics, vol. E88-C, No.10 pp. 2037-2038, Oct. 2005.
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