[논문]Fractional 스퍼 감쇄 위상/주파수검출기를 이용한 fractional-N 주파수 합성기

최영식; 최혁환

doi:10.6109/jkiice.2011.15.11.2444

Fractional 스퍼 감쇄 위상/주파수검출기를 이용한 fractional-N 주파수 합성기
A Fractional-N Phase Locked Loop with Multiple Phase Frequency Detector 원문보기

한국정보통신학회논문지 = Journal of the Korea Institute of Information and Communication Engineering, v.15 no.11, 2011년, pp.2444 - 2450

최영식 (부경대학교) , 최혁환 (부경대학교)

초록
AI-Helper

본 논문에서는 다중 위상주파수검출기를 사용하여 fractional 스퍼를 줄이는 주파수 합성기를 제안하였다. 기존의 fractional-N 위상고정루프에서 발생하는 스퍼를 줄여주는 구조의 위상주파수 검출기를 사용하여 fractional-N 위상고정루프에서 fractional 스퍼를 억제할 수 있는 주파수 합성기를 설계하였다. 제안된 구조는 두 가지의 에지 검출 방식을 갖는 새로운 구조의 위상주파수검출기를 사용하여 위상주파수검출기의 출력 신호의 최대 폭을 제한하여 fractional 스퍼의 크기를 줄이도록 하였다. 제안된 주파수 합성기는 $0.35{\mu}m$ CMOS 공정 파라미터들을 사용하여 HSPICE로 시뮬레이션 하였다. 시뮬레이션의 결과는 제안된 형태의 주파수 합성기는 빠른 위상고정시간을 가지고 fractional 스퍼를 감소시킬 수 있음을 보여준다.

Abstract ▼ AI-Helper

In this paper, we propose the low fractional spur phase-locked loop(PLL) with multiple phase-frequency detector(PFD). The fractional spurs are suppressed by using a new PFD. The new PFD architecture with two different edge detection methods is used to suppress the fractional spur by limiting a maximum width of the output signals of PFD. The proposed PLL was simulated by HSPICE using a 0.35m CMOS parameters. The simulation results show that the proposed PLL is able to suppress fractional spurs with fast locking.

주제어

AI 본문요약
AI-Helper

* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.

문제 정의

여기서 GLPF(s)는 루프 필터의 전달함수이다. 2차 필터를 사용하는 경우에 대하여 PLL 루프의 동적 특성을 살펴보기로 한다. 2차 필터를 사용하면 두 개의 pole은 원점에 존재하므로 나머지 하나의 pole과 한 개의 zero를 이용하여 설계한다.
본 논문에서는 fractional-N 구조의 문제점인 fractional 스퍼를 해결하는 방법과, 동시에 위상고정시간 또한 줄일 수 있는 주파수합성기를 제안한다. Fractional 스퍼는 대역폭을 줄이게 되면 낮아지는데, 대역폭이 좁아지면 위상고정시간이 길어지는 단점이 있으므로 이 두 가지 문제점을 해결하기 위해 위상고정 이전과 위상고정 이후의 대역폭을 조절하여 위의 두 문제를 해결하였다[5].
본 논문에서는 기존의 fractional-N 위상고정루프에서 발생하는 스퍼를 줄여주는 구조의 위상주파수 검출기를 사용하여 fractional-N 위상고정루프에서 fractional 스퍼를 억제할 수 있는 주파수 합성기를 설계하였다. Delta sigma 변조기의 차수 또는 비트수를 올려서 fractional spur를 제거하는 방법이나, fractional ripple이 발생할 때마다 같은 크기의 반대 신호를 DAC를 통해 입력하여 fractional 스퍼를 제거하는 방법에 비해 복합위상검출기로 위상고정 상태에서 위상검출기 출력 신호의 폭을 제한하는 방법을 통해 전하펌프의 전류를 조절하여 fractional 스퍼의 영향을 줄이는 방법이 칩 면적 면에서나, 전력소모 면에서 더욱 효과적인 방법이 될 것이다.

제안 방법

본 논문에서는 fractional-N 구조의 문제점인 fractional 스퍼를 해결하는 방법과, 동시에 위상고정시간 또한 줄일 수 있는 주파수합성기를 제안한다. Fractional 스퍼는 대역폭을 줄이게 되면 낮아지는데, 대역폭이 좁아지면 위상고정시간이 길어지는 단점이 있으므로 이 두 가지 문제점을 해결하기 위해 위상고정 이전과 위상고정 이후의 대역폭을 조절하여 위의 두 문제를 해결하였다[5]. 또한 새로운 구조의 PFD를 사용하여 위상고정 상태에서 PFD 출력 신호의 폭을 제한하여 fractional 스퍼의 크기를 감소시켰다.
그림 1의 제안한 구조의 주파수 합성기는 상승 에지 검출방식의 복합위상검출기 (PFD1)와 하강 에지 검출방식의 복합위상검출기 (PFD2)를 사용한다. Locking status Indicator(LSI)에서 PFD1의 출력 신호 UP, DN을 이용하여 PLL의 위상고정 상태를 확인하고, 전하펌프 제어신호 S를 만들어 낸다.
상단의 위상 검출기의 출력은 일반적인 위상검출기의 출력과 같으며 UP, DN신호는 up2, dn2와 AND 게이트를 통하여 UP-a와 DN-a신호를 출력한다. 따라서 UP, DN신호와 up2, dn2신호의 동기화가 중요하므로 지연 셀을 사용하여 동기를 맞춰주었다. 이 출력신호 UPb, DN 은 전하펌프 2와 연결되어 위상고정이 안된 상태에서 전하펌프 2의 전류량을 조절한다.
Schmitt trigger의 히스테리 시스 효과를 이용하면 Va의 출렁거림에 관계없이 안정된 신호 S를 출력한다. 따라서 Va의 출렁거림이 심한 부분에서도 Schmitt trigger의 히스테리시스 동작 범위를 벗어나지 않게 충분한 여유를 두어 설계하였다. 또한, Schmitt trigger의 히스테리시스 동작 범위가 정해지면 MP1, MN1에 흐르는 전류와 C_load의 값을 짧은 위상고정 시간을 가지도록 설계하였다.
Fractional 스퍼는 대역폭을 줄이게 되면 낮아지는데, 대역폭이 좁아지면 위상고정시간이 길어지는 단점이 있으므로 이 두 가지 문제점을 해결하기 위해 위상고정 이전과 위상고정 이후의 대역폭을 조절하여 위의 두 문제를 해결하였다[5]. 또한 새로운 구조의 PFD를 사용하여 위상고정 상태에서 PFD 출력 신호의 폭을 제한하여 fractional 스퍼의 크기를 감소시켰다. 제안한 주파수합성기는 0.
따라서 Va의 출렁거림이 심한 부분에서도 Schmitt trigger의 히스테리시스 동작 범위를 벗어나지 않게 충분한 여유를 두어 설계하였다. 또한, Schmitt trigger의 히스테리시스 동작 범위가 정해지면 MP1, MN1에 흐르는 전류와 C_load의 값을 짧은 위상고정 시간을 가지도록 설계하였다. 신호 S로부터 생성되는 두 개의 신호 sch1과 schb는 위상고정 상태에 따라 기준 전압회로와 전하 펌프들을 제어한다.
본 연구의 초점은 위상 고정 상태에서 위상검출기의 출력 폭을 제한하는 방법을 통하여 스퍼를 줄이는 것이므로 up1과 dn1을 반전 지연시킨 신호를 AND 로직을 이용하여 Δt 만큼의 폭을 갖는 up2, dn2신호를 출력한다.
또한 새로운 구조의 PFD를 사용하여 위상고정 상태에서 PFD 출력 신호의 폭을 제한하여 fractional 스퍼의 크기를 감소시켰다. 제안한 주파수합성기는 0.35㎛ CMOS 공정을 이용하여 시뮬레이션 하였고, 동작주파수는 896㎒이고, 위상고정 시간은 40㎲이다.

대상 데이터

그림 10은 제안된 주파수합성기의 레이아웃이다. CMOS 0.35㎛ 공정을 사용하였으며 크기는 1.3mm X 1.5mm이다.
그림 5에 도시된 3단의 MASH ΣΔ modulator는 설계가 용이하기 때문에 제안한 구조에서는 이를 사용하였다.
그림 7(b)는 LSI 내의 Schmitt trigger의 입력전압 Va와 출력 S를 나타낸다. 제안된 주파수합성기는 12.6MHz의 입력주파수, 896MHz 의 출력주파수를 갖는다.

이론/모형

제안한 복합 위상 검출기의 구조는 그림 2에 나타나 있다. 복합 위상검출기 1은 상승 에지 검출 방식을 사용하고 복합 위상검출기 2는 하강 에지 검출 방식을 사용한다. 각각 복합 위상검출기는 그림2(a)과 같이 2개의 위상검출기와 로직 회로로 구성된다.

성능/효과

Delta sigma 변조기의 차수 또는 비트수를 올려서 fractional spur를 제거하는 방법이나, fractional ripple이 발생할 때마다 같은 크기의 반대 신호를 DAC를 통해 입력하여 fractional 스퍼를 제거하는 방법에 비해 복합위상검출기로 위상고정 상태에서 위상검출기 출력 신호의 폭을 제한하는 방법을 통해 전하펌프의 전류를 조절하여 fractional 스퍼의 영향을 줄이는 방법이 칩 면적 면에서나, 전력소모 면에서 더욱 효과적인 방법이 될 것이다. 따라서 본 구조를 이용하면 낮은 스퍼와 동시에 빠른 위상고정 시간을 얻을 수 있음을 확인하였다. 그림 10은 제안된 주파수합성기의 레이아웃이다.
그림9(b)는 위상검출기의 출력 폭의 제한이 없는 기존 구조에 보다 가깝게 되며 그림 9(a)과 비교하면 위상고정 상태에서 복합위상검출기의 출력 폭을 제한함으로써 주파수 특성이 개선되고 스퍼성분이 줄어드는 것을 알 수 있다. 따라서 제안한 구조의 주파수 합성기는 기존 구조보다 낮은 스퍼를 갖는 것을 알 수 있다.
그림 7(a)은 제안한 구조의 전압제어 발진기의 입력 전압을 나타낸다. 제안된 주파수합성기는 복합위상검출기의 출력 폭을 0.35ns이하로 제한한 경우는 약 20us이하의 위상고정 시간을 갖는다. 그림 7(b)는 LSI 내의 Schmitt trigger의 입력전압 Va와 출력 S를 나타낸다.

질의응답

핵심어	질문	논문에서 추출한 답변
	integer-N 주파수합성기에 대역폭이 좁은 통신시스템에 integer-N 방식을 적용하는 것이 어려워진 이유는?	채널 간격이 좁은 통신 시스템에 사용되는 좁은 대역폭의 integer-N 주파수합성기는 위상고정시간이 시간이 길어지기 때문에 대역폭이 좁은 통신시스템에 integer-N 방식을 적용하는 것이 어려졌다. 이러한 문제점의 해결책으로 입력 주파수의 분수배로 주파수를 합성하는 fractional-N 방식이 제안 되었다[1].
	UP, DN신호와 up2, dn2신호의 동기화가 중요하다고 본 이유는?	상단의 위상 검출기의 출력은 일반적인 위상검출기의 출력과 같으며 UP, DN신호는 up2, dn2와 AND 게이트를 통하여 UP-a와 DN-a신호를 출력한다. 따라서 UP, DN신호와 up2, dn2신호의 동기화가 중요하므로 지연 셀을 사용하여 동기를 맞춰주었다.
	채널 간격이 좁은 통신 시스템에 사용되는 것은?	채널 간격이 좁은 통신 시스템에 사용되는 좁은 대역폭의 integer-N 주파수합성기는 위상고정시간이 시간이 길어지기 때문에 대역폭이 좁은 통신시스템에 integer-N 방식을 적용하는 것이 어려졌다. 이러한 문제점의 해결책으로 입력 주파수의 분수배로 주파수를 합성하는 fractional-N 방식이 제안 되었다[1].

참고문헌 (5)

Rizkalla, M. E., Gundrum, H. and Michel, H., "Design of a fractional phase locked-loop frequency synthesizer using a Motorola based microcontroller," Science, Measurement and Technology, IEE Proceedings-Volume 138, Issue 6,295 - 299 , Nov 1991.
T. A. D. Riley, M. A. Copeland, and T. A. Kwasniewski, "Delta-sigma modulation in fractional-N frequency synthesis," IEEE J, Solid-State Circuits, vol. 28, pp. 553-559, May, 1993.

상세보기
H-U Jian, Zhiwei Xu Y-C Wu and M-C Frank Chang, "A fractional-N PLL for multiband(0.8-6GHz) communications using binary-weighted D/A differentiation and offset-frequency ${\Delta}{\Sigma}$ modulator," IEEE J. Solid-State Circuits, vol. 45, no. 4, pp. 768-780, April. 2010.

상세보기
Yi-Da Wu, Chang-Ming Lai, C-C Lee and Po-Chiun Huang, "A Quantization error minimization method using DDS-DAC for wideband fractional-N frequency synthesizer," IEEE J. Solid-State Circuits, vol. 45, no. 11, pp. 2283-2291, Nov. 2010.

상세보기
J. Lee and B. Kim, "A low-noise fast lock phase-locked loop with adaptive bandwidth control," IEEE J. Solid-State Circuits, vol. 35, no. 8, pp. 1137-1145, Aug. 2000.

상세보기

저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

내보내기 구분	파일저장 인쇄 메일전송
구성항목	기본정보 상세정보 관리번호, 논문명, 저널/프로시딩명, 저자 , 발행년, 권, 호, 시작페이지, 끝페이지, 발행기관 관리번호, 논문명, 대등논문명, 저자 , 저널/프로시딩명, 발행기관, 발행년, 발행언어, 권, 호, 시작페이지, 끝페이지, ISBN, ISSN, 주제분야, 키워드, 초록(한글), 초록(영문), 저자(소속기관)
저장형식	Text(ASCII format) Excel format RefWorks Direct Export RIS format (for Reference Manager, ProCite, EndNote), Scholar's Aids, Mendeley
메일정보	받는사람 (필수) @ 보내는사람 (선택) @ 제목 내용 KISTI 검색결과 이메일 서비스
안내	총 건의 자료가 검색되었습니다. 다운받으실 자료의 인덱스를 입력하세요. (1-10,000) 검색결과의 순서대로 최대 10,000건 까지 다운로드가 가능합니다. 데이타가 많을 경우 속도가 느려질 수 있습니다.(최대 2~3분 소요) 다운로드 파일은 UTF-8 형태로 저장됩니다. 파일의 내용이 제대로 보이지 않을실 때는 웹브라우저 상단의 보기 -> 인코딩 -> 자동선택 여부를 확인하십시오. ~ Text(ASCII format) Excel format

연합인증