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더블 샘플링 기법을 사용한 10bit 1MS/s 0.5mW 축차 비교형 아날로그-디지털 변환기
A 10bit 1MS/s 0.5mW SAR ADC with Double Sampling Technique 원문보기

전기학회논문지 = The Transactions of the Korean Institute of Electrical Engineers, v.60 no.2, 2011년, pp.325 - 329  

이호규 (고려대학교 공과대학 전자전기공학과) ,  김무영 (고려대학교 공과대학 전자전기공학과) ,  김철우 (고려대학교 공과대학 전자전기공학과)

Abstract ▼ AI-Helper 아이콘AI-Helper

This paper introduces the 10b 1MS/s SAR ADC with double sampling technique to reduce the power consumption. The SAR ADC is implemented in CMOS 1P8M 65nm technology and occupies 0.11um2. The maximum sampling rate is 1MS/s. The simulated SNDR and SFDR are 55.6dB and 62.7dB at 484kHz input frequency, r...

주제어

#SAR   #ADC   #Data converter   #Double sampling   #1MS/s   #10b  

AI 본문요약
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제안 방법

  • 나노 기술(Nano technology)의 발전으로 칩의 집적도는 계속 증가되고 있으며, 모바일 시장의 폭발적인 증가로 저전력 제품에 대한 수요 또한 증가하고 있다. 따라서 이러한 저전력 아날로그-디지털 변환기를 제작하기 위해서 10bit 1MS/s 축차 비교형 아날로그-디지털 변환기를 65nm 1-poly 8-metal CMOS 공정을 사용하여 설계하였다. 설계된 아날로그-디지털 변환기는 더블 샘플링 기법을 사용한 샘플 앤 홀드 회로를 사용하여 면적이 커진다는 단점에도 불구하고 회로의 전력 소모량을 최소화 하였다.

대상 데이터

  • 그림 10은 설계된 아날로그-디지털 변환기의 레이아웃 사진이다. 이 아날로그-디지털 변환기는 CMOS 1P8M 65nm 공정을 사용하여 설계되었다. 전체 주요 블록의 크기는 335um * 330um이다.
  • PMOS 능동형 부하(Active load)와 양 궤환부하가 전 증폭기에 사용되었다. 입력 신호 INP와 INN은 NMOS게이트에 연결 되어 있고 두 개의 바이어스 전압 BIAS1, BIAS2가 사용되었다. 이 전 증폭기의 차동 결과 신호의 진폭을 최대화하기 위해서 래치와 연결된다.
  • 커패시터를 이용한 디지털-아날로그 변환기에는 그림 6과 같이 C, 32C 두 개의 커패시터가 사용되었다. 이 두 개의 커패시터에 샘플된 신호인 SHAP, SHAN와 저항열에서의 기준 전압 REFP, REFN이 클록의 ∅주기에 인가된다.
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질의응답

핵심어 질문 논문에서 추출한 답변
샘플 앤 홀드(Sample and Hold) 회로에 연산 증폭기(Op-Amp)의 전력 소모량을 줄이기 위해서 사용한 기법은? 샘플 앤 홀드(Sample and Hold) 회로에 사용되는 연산 증폭기(Op-Amp)의 전력 소모량을 줄이기 위해서 더블 샘플링 기법(Double Sampling Technique)이 제안되었다[9]. 이 기법은 샘플 앤 홀드 회로 내부의 연산 증폭기를 위한 샘플링 주기를 없애 줌으로서 저전력, 고속 동작을 가능하게 하였다.
더블 샘플링 기법(Double Sampling Technique)의 특징은? 샘플 앤 홀드(Sample and Hold) 회로에 사용되는 연산 증폭기(Op-Amp)의 전력 소모량을 줄이기 위해서 더블 샘플링 기법(Double Sampling Technique)이 제안되었다[9]. 이 기법은 샘플 앤 홀드 회로 내부의 연산 증폭기를 위한 샘플링 주기를 없애 줌으로서 저전력, 고속 동작을 가능하게 하였다. 이를 65nm 1P8M CMOS 공정을 사용하여 10bit 1MS/s 축차 비교형 아날로그-디지털 변환기에 적용 하였을때, 설계된 아날로그-디지털 변환기는 507uW의 전력을 소모하였다.
축차 비교형 아날로그-디지털 변환기의 특징은? 특히 터치스크린을 채용한 모바일 기기들의 붐 속에서 저 전력 고효율 제품의 필요성은 더욱 증가하고 있다. 여러 가지 아날로그-디지털 변환기(Analog-to-Digital Converter)의 구조들[1]-[8] 중에서 축차 비교형 아날로그-디지털 변환기(Successive Approximation Analog-to-Digital Converter)는 적절한 해상도를 갖으면서도 가장 적은 전력을 소모하는 구조이다. 따라서 축차 비교형 아날로그-디지털 변환기는 모바일 시스템 또는 터치스크린과 같은 저전력 시스템에 적절한 구조이다. 또한 CMOS 공정의 지속적인 발전에 따라서 디지털 회로 중심인 축차 비교형 아날로그-디지털 변환기의 전력 소모량은 점점 줄고, 샘플링 속도는 점점 빨라지게 됨으로서 다른 구조의 아날로그-디지털 변환기의 영역을 점차 넘나들고 있다.
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참고문헌 (9)

  1. Y. M. Lin, B. Kim, and P. P. Gray, "A 13-b 2.5-MHz self-calibrated pipelined A/D converter in 3um CMOS," IEEE J. Solid-State Circuits, vol. 26, no. 4, pp. 628-635, Apr. 1991. 

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  2. M. D. Scott, B. E. Boser, and K. S. J. Pister, "An Ultra-Energy ADC for Smart Dust," IEEE J. Solid-State Circuits, vol. 38, no. 7, pp. 1123-1129, Jul. 2003. 

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  3. K. Poultom, R. Neff, A. Muto, W. Liu, A. Burstein, and M. Heshami, "A 4GSamples/s 8b ADC in 0.35um CMOS", IEEE Int. Solid-State Circuits Conf. Dig. Tech. Papers, 2002, pp. 126-127. 

  4. S. M. Chen and R. W. Brodersen, "A 6-bit 600-MS/s 5.3-mW Asynchronous ADC in 0.13-um CMOS," IEEE J. Solid-State Circuits, vol. 41, no. 12, pp. 2669-2680, Dec. 2006. 

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  5. R. Taft et al., "A 1.8-V 1.6-GSamples/s 8-b self-calibrating folding ADC with 7.26 ENOB at Nyquist frequency," IEEE J. Solid-State Circuits, vol. 39, no. 12, pp. 2107-2115, Dec. 2004. 

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  6. K. Bult and A. Buchwald, "An embedded 240-mW 10-b 50MS/s CMOS ADC in $1-mm^2$ ," IEEE J. Solid-State Circuits, vol. 32, no. 12, pp. 1887-1895, Dec. 1997. 

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  7. S. M. Louwsma, E. J. M. van Tuijl, M. Vertregt and B. Nauta, "A 1.35GS/s, 10b, 175mW Time-Interleaved AD Converter in 0.13um CMOS," IEEE J. Solid-State Circuits, vol. 43, no. 4, pp. 778-786, Apr. 2008. 

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  8. P. N. Singh, A. Kumar, C.Debnath, and R. Malik, "20mW, 125Msps, 10 bit Pipelined ADC in 65nm Standard Digital CMOS Process," IEEE Custom Integrated Circuits Conference, 2007, pp. 189-192. 

  9. L. Sumanen, M. Waltari, and Kari A. I. Halonen, "A 10-bit 200-MS/s CMOS Parallel Pipelined A/D Converter," IEEE J. Solid-State Circuits, vol. 36, no. 7, pp. 1048-1055, Jul. 2001. 

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