UBcN에서는 한 가입자가 UDTV나 3DTV와 같은 광대역 신호를 동시에 다수의 채널로 수신할 수 있게 하기 위하여 100 Mbps를 초과하는 전송률을 요구하고 있다. 최근에 FTTH를 위한 매체로서 댁내 일부에 광케이블을 사용하기 시작했지만, UTP는 여전히 가장 많이 사용되는 매체이고 UBcN 시대에도 널리 사용될 것이다. UBcN을 위해 광케이블이 포설되지 않은 곳에 UTP를 적용해야 한다면 현재로서는 1000BASE-T나 Vectorized VDSL2를 고려할 수 있다. 그러나 대부분의 가입자 댁내에는 2조 이하의 UTP가 포설되어 있으므로 4조의 UTP를 사용해야 하는 1000BASE-T나 3조의 UTP를 사용하는 Vectorized VDSL2를 적용하기 위해서는 추가적으로 UTP를 증설해야 한다. 이러한 문제를 해결하기 위하여 본 논문에서는 2조 UTP를 통하여 500 Mbps를 제공하는 500BASE-T 기술을 제안한다. 이 기술의 특징은 현존하는 1000BASE-T의 규격에서 PCS 상부에 속도 정합을 위한 부계층과 PCS 하부에 SERDES 부계층을 추가하여 구현된다. 속도 정합계층은 기존의 GMII와 호환이 되도록 하기 위한 것이다. 그리고 SERDES 부계층을 약간 수정하면 500 Mbps의 2조의 UTP를 250 Mbps의 1조 UTP로 용이하게 변경하여 사용할 수 있다. 이러한 기능들을 FPGA와 아날로그 보드를 이용하여 구현하였으며, 실험을 통하여 속도정합, 심벌벡터 동기, 전송률 등을 검증한다. 특히, 속도정함 부계층에서 enable 제어를 통하여 링크 효율을 증가함을 보여준다.
UBcN에서는 한 가입자가 UDTV나 3DTV와 같은 광대역 신호를 동시에 다수의 채널로 수신할 수 있게 하기 위하여 100 Mbps를 초과하는 전송률을 요구하고 있다. 최근에 FTTH를 위한 매체로서 댁내 일부에 광케이블을 사용하기 시작했지만, UTP는 여전히 가장 많이 사용되는 매체이고 UBcN 시대에도 널리 사용될 것이다. UBcN을 위해 광케이블이 포설되지 않은 곳에 UTP를 적용해야 한다면 현재로서는 1000BASE-T나 Vectorized VDSL2를 고려할 수 있다. 그러나 대부분의 가입자 댁내에는 2조 이하의 UTP가 포설되어 있으므로 4조의 UTP를 사용해야 하는 1000BASE-T나 3조의 UTP를 사용하는 Vectorized VDSL2를 적용하기 위해서는 추가적으로 UTP를 증설해야 한다. 이러한 문제를 해결하기 위하여 본 논문에서는 2조 UTP를 통하여 500 Mbps를 제공하는 500BASE-T 기술을 제안한다. 이 기술의 특징은 현존하는 1000BASE-T의 규격에서 PCS 상부에 속도 정합을 위한 부계층과 PCS 하부에 SERDES 부계층을 추가하여 구현된다. 속도 정합계층은 기존의 GMII와 호환이 되도록 하기 위한 것이다. 그리고 SERDES 부계층을 약간 수정하면 500 Mbps의 2조의 UTP를 250 Mbps의 1조 UTP로 용이하게 변경하여 사용할 수 있다. 이러한 기능들을 FPGA와 아날로그 보드를 이용하여 구현하였으며, 실험을 통하여 속도정합, 심벌벡터 동기, 전송률 등을 검증한다. 특히, 속도정함 부계층에서 enable 제어를 통하여 링크 효율을 증가함을 보여준다.
More than 100 Mbps rate is needed in the UBcN for a subscriber to receive broadband traffics with multi-channel like UDTV or 3DTV. Although the optical fiber is recently deployed for the FTTH, the UTP is the most widely used medium and will be used in UBcN age. Network providers may consider the 100...
More than 100 Mbps rate is needed in the UBcN for a subscriber to receive broadband traffics with multi-channel like UDTV or 3DTV. Although the optical fiber is recently deployed for the FTTH, the UTP is the most widely used medium and will be used in UBcN age. Network providers may consider the 1000BASE-T or the vectorized VDSL if they adopts the UTP in the place where does not have optical fibers. But UTP should be expanded because 1000BASE-T and vectorized UTP needs 4 and 3 pairs cable, respectively while residential region has not exceeding 2 pair UTP cable. To solve the problem, we propose a 500BASE-T technology using 2 pairs UTP in this paper. The technology introduces a rate adaptation sublayer and a SERDES sublayer above and under the PCS, respectively. The rate adaptation sublayer is compatible for the GMII. Also, if we modify the SERDES sublayer, the technology can easily obtain 250BASE-T with 2 pairs UTP. We implement such functions with FPGA and analog board and verify the function of rate adaptation and symbol vector synchronization, and effective transmission rate by experiments. In particular, we show that link efficiency is increased by enable control in the rate adaptation sublayer.
More than 100 Mbps rate is needed in the UBcN for a subscriber to receive broadband traffics with multi-channel like UDTV or 3DTV. Although the optical fiber is recently deployed for the FTTH, the UTP is the most widely used medium and will be used in UBcN age. Network providers may consider the 1000BASE-T or the vectorized VDSL if they adopts the UTP in the place where does not have optical fibers. But UTP should be expanded because 1000BASE-T and vectorized UTP needs 4 and 3 pairs cable, respectively while residential region has not exceeding 2 pair UTP cable. To solve the problem, we propose a 500BASE-T technology using 2 pairs UTP in this paper. The technology introduces a rate adaptation sublayer and a SERDES sublayer above and under the PCS, respectively. The rate adaptation sublayer is compatible for the GMII. Also, if we modify the SERDES sublayer, the technology can easily obtain 250BASE-T with 2 pairs UTP. We implement such functions with FPGA and analog board and verify the function of rate adaptation and symbol vector synchronization, and effective transmission rate by experiments. In particular, we show that link efficiency is increased by enable control in the rate adaptation sublayer.
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문제 정의
본 논문에서는 이러한 문제를 해결하기 위하여 2조 UTP 를 통해 500 Mbps 급 서비스를 제공하는 500BASE-T 기술을 제안한다. 이 기술의 특징은 현존하는 1(XX)BASE-T 기술을 변경하지 않고 부계층을 추가함으로써 달성된다.
위와 같이 발생하는 프레임 손실을 예방하기 위한 기능으로 흐름제어를 도입할 것을 제안한다. 전술한 바와 같이 GMII를 통해 최소 IFG을 유지하면서 프레임들이 지속적으로 500 Mbps 이상의 속도로 유입되면 버퍼의 길이를 아무리 크게 잡아도 프레임 손실이 발생하게 된다.
이러한 문제점을 해결하기 위하여 본 논문에서는 2 조 UTP를 통해 500 Mbps를 전송하는 기술을 제안하였으며, 이것은 1조 UTP로 250 Mbps 전송방식으로 용이하게 전환된다. 기존의 1(XX)BASE-T 기술을 응용하였기 때문에 우리는 이 기술을 500B ASE-T라고 명명하였다.
가설 설정
지역의 특성에 따라 변동성이 있지만 케이블 교체와 인건비를 포함하면 최소한 10만 원 정도의 비용이 추가되는 것으로 알려져 있다. 그리고 가정용 모뎀 교체 비용이 2만 원 정도가 추가될 것이다. 그러나 500BASE-T의 칩이 내장된 동일한 가격의 모뎀만 교체하면 되므로 2만 원이 필요할 따름이나 결국 1/6의 가격으로 UBcN에 필요한 가입자액세스 망 구축되는 것을 의미한다.
제안 방법
그래서 본 논문에서는 제안하는 500BASE-T를 GMII와 호환이 되게 설계하였으며, 그림 1은 기존의 1000BASE-T와 500BASE-T와의 관계를 보여준다. 이 그림에서 RAS는 속도 정합기능을 수행한다, 2조 UTP를 가지고 각 조에 250 Mbps로 전송하면 총합은 500 Mbps가 되므로 속도 정합이 이루어져야 하기 때문이다.
따라서 기존의 GMII (Gigabit Media Independent Interface)와 완전히 호환이 되며, 단순히 내부 클럭이 변경될 따름이다. 기존의 GMII를 500BASE-T와 호환이 되게 하기 위하여 GMII와 PCS (Physical Coding Sublayer) 사이에 RAS (Rate Adaptation Sublayer, 속도정합 부계층)을 둔다 이 계층에서는 이더넷 프레임을 저장하고, 링크 효율을 증대하기 위해 IFG (Inter-frame Gap)의 길이를 감소시키며, 상대방으로 하여금 평균 전송률을 500 Mbps 이하로 보내도록 하기 위하여 흐름제어 기능을 수행한다.
기존의 GMII를 500BASE-T와 호환이 되게 흐} 기위하여 GMII와 PCS 사이에 RAS를 두어 효율을 증대하였고 흐름제어도 수행한다. 또한, 4조의 UTP로 신호를 2조의 UTP로 보내기 위하여 4개의 심벌을 각각 2 개씩 묶어 다중화하여 전송하는데 이러한 기능을 수행하기 위하여 PCS와 PMA 부계층 사이에 S&S 부계층을 도입하였다.
흐름제어도 수행한다. 또한, 4조의 UTP로 신호를 2조의 UTP로 보내기 위하여 4개의 심벌을 각각 2 개씩 묶어 다중화하여 전송하는데 이러한 기능을 수행하기 위하여 PCS와 PMA 부계층 사이에 S&S 부계층을 도입하였다. 이 때, 4개의 심벌을 하나로 묶어서 다중화하게 되면 1조의 UTP로 250 Mbps를 전송할 수 있는 250BASE-T 기술로 전환되는 것이다.
1000BASE-T에서는 4조의 UTP로 신호를 전송하기 위하여 PCS 에서 4개의 심벌을 생성한다. 본 논문에서는 이를 2조의 U建P로 보내기 위하여 4개의 심벌을 각각 2 개씩 묶어 다중화하여 전송하는데 이러한 기능을 수행하기 위하여 PCS와 PMA 부계층 사이에 S&S (SERDES and Synchronization) 부계층을 도입하며, 수신측에서 직렬화된 신호를 역직렬화 (병렬화) 하기 위하여 동기 기능도 가진다.
전송률 테스트를 위해서 이더넷 분석기 (스마트비트)를 사용하였다. 이더넷 분석기와 개발보드는 1 Gbps 이더넷 인터페이스를 가지며, 보드 내 FPGA인 Virtex-4의 MGT (Multi-Gigabit Transceiver)가 이와 연결된다曲
그리고 PCS와 PMA 사이에 S&S 부계층이 있는데 이는 SERDES (Serialize and De-serialize) 와 동기를 수행하기 위한 것이다. 즉 송신측 PCS 계층에서 4개의 심벌벡터 (An, Bn, Cn, Dn)를 받아 2조의 OTP로 보내기 위하여 2개의 심벌벡터 (Pn, Qn) 로 직렬화하고 수신측에서는 2개의 심벌벡터를 원래의 4 개의 심벌벡터로 병렬화한다. 이 과정에서 원래의 시퀀스를 유지하기 위해서는 동기화 기술이 매우 중요하다.
경우이다. 최대의 유효 전송률이 되게 하기 위하여 IFG과 프레임의 길이를 각각 12와 1,500 바이로 하였다. 이 실험에서는 흐름제어는 사용하지 않았다.
데이터처리
제안된 기술을 개발보드의 FPGA에 구현하였고, 결과를 검증하기 위하여 여러가지 계측기와 분석기를 사용하였다. 이 과정에서 RAS의 속도정합 기능과 S&S 부계층의 심벌벡터 동기를 획득하는 과정을 보였다.
성능/효과
결과적으로 IV절 전체를 통하여 검증된 결과는 2 pairs를 통한 500 Mbps 전송 기술의 유효함을 보여준다
이 과정에서 RAS의 속도정합 기능과 S&S 부계층의 심벌벡터 동기를 획득하는 과정을 보였다. 또한 이더넷 분석기를 통해 지원하는 전송률을 확인하였으며, 순간적으로 1 Gbps로 유입되는 경우에도 프레임 버퍼가 완충기능을 수행하는 것을 보였다. 본 논문의 결과와 현존하는 PMA 계층을 결합하면 500BASE-T PHY 칩이 완성된다.
만약 1조 UTP 만 가진 가입자가 250 Mbps 의 전송률을 원한다면 제안된 기술에서 4개의 심벌을 하나로 직렬화하여 1조의 UTP로 250BASE-T 기술로 변경하여 서비스를 제공할 수 있다.
또한 이더넷 분석기를 통해 지원하는 전송률을 확인하였으며, 순간적으로 1 Gbps로 유입되는 경우에도 프레임 버퍼가 완충기능을 수행하는 것을 보였다. 본 논문의 결과와 현존하는 PMA 계층을 결합하면 500BASE-T PHY 칩이 완성된다. 이는 UTP에서 FTTH로 전환되는 과도기에 저렴한 방식으로 500 Mbps 속도를 제공하는 기술로 사용될 수 있다.
그런데 86 바이트를 감당할 수 있는 이유는 500BASE-T 에서 효율적인 처리로 IFG을 더 줄일 수 있기 때문이다. 실험결과는 CRC (Cyclic Redundancy Code) 에러 없이 수신율 100% 수신하고 있으며, 약 405 Mbps의 전송률을 보이고 있다.
후속연구
또한 2조 UTP를 통해 500BASE-T의 원천기술로 표준화에 기여하는 것도 가능할 것이다. 그리고 구현된 기술을 ASIC화 하고 댁내용 500 또는 250 Mbps 모뎀을 개발한다면 정부가 추진하고 있는 UBcN 사업에 적극적으로 채택되어 상당한 기간 동안 활용될 수 있을 것이라 판단된다.
이는 UTP에서 FTTH로 전환되는 과도기에 저렴한 방식으로 500 Mbps 속도를 제공하는 기술로 사용될 수 있다. 또한 2조 UTP를 통해 500BASE-T의 원천기술로 표준화에 기여하는 것도 가능할 것이다. 그리고 구현된 기술을 ASIC화 하고 댁내용 500 또는 250 Mbps 모뎀을 개발한다면 정부가 추진하고 있는 UBcN 사업에 적극적으로 채택되어 상당한 기간 동안 활용될 수 있을 것이라 판단된다.
http://www.telecomseurope.net/print/7069, John C Tanner, VDSL2: now available at 500 Mbps, May 20, 2009.
IEEE Std 802.3 Section 3, "Part 3: Carrier Sense Multiple Access with Collision Detection Access Method and Physical Layer Specifications," Approved 26 Dec. 2008.
K. Azadet, P. Larsseon D. Inglis, "A Gigabit Transceiver Chip Set for UTP CAT-6 Cables in Digital CMOS Technology," IEEE International Solid-State Circuits Conference, pp. 200-307, 2000.
CISCO Technology, INC, "1000BASE-T Transmission over 2-Pair," US Patent, US2007/0663707 A1, Nov. 15, 2007.
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