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NTIS 바로가기電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.48 no.12 = no.414, 2011년, pp.31 - 36
김정동 (성균관대학교 정보통신공학부) , 이기두 (성균관대학교 정보통신공학부) , 최윤철 (성균관대학교 정보통신공학부) , 권기원 (성균관대학교 정보통신공학부) , 전정훈 (성균관대학교 정보통신공학부)
This paper investigates the ESD robustness of the stacked output driver with a 0.13um CMOS process. To represent an actual I/O system, we implemented stacked output driver circuits with pre-drivers and a rail-based power clamp. We implemented eight kinds of circuits varying pre-driver input connecti...
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핵심어 | 질문 | 논문에서 추출한 답변 |
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반도체 공정 및 모듈과 세트 조립라인에서 ESD 불량이 상당히 감소한 이유는? | 최근 수년간 ESD 보호기술의 발전으로 반도체 공정및 모듈과 세트 조립라인에서의 ESD 불량은 상당부분이 감소하였다. 반면, 공정기술의 발달과 더불어 회로의 소형화, 고집적화로 반도체 칩 소자의 ESD 내성은 낮아지고 있는 현실이다. | |
Human Body Model과 유사한 조건을 적용하기 위해 무엇을 이용하였는가? | Human Body Model(HBM)과 유사한 조건을 적용하기 위해, 100ns 펄스폭과 10ns의 상승시간을 갖는 Transmission Line Pulse(TLP)를 이용하였다. Vss를 기준으로 양의 펄스를 단계적으로 증가시키면서 패드에 인가하고 각 단계마다 펄스 제거 후 패드전압 0. | |
ESD 보호기술은 발전된 반면 회로의 소형화, 고집적화로 반도체 칩 소자의 ESD 내성의 현실은 어떠한가? | 최근 수년간 ESD 보호기술의 발전으로 반도체 공정및 모듈과 세트 조립라인에서의 ESD 불량은 상당부분이 감소하였다. 반면, 공정기술의 발달과 더불어 회로의 소형화, 고집적화로 반도체 칩 소자의 ESD 내성은 낮아지고 있는 현실이다. 따라서 칩 내부에서의 적절한 ESD 보호대책을 통한 외부로의 정전기 방전이 더욱 중요해지면서 새로운 ESD 보호방법과 보호회로의 개발이 요구되고 있다[1]. |
O. Semenov, H. Sarbishaei, M, Sachdev, "ESD Protection Device and Circuit Design for Advanced CMOS Technologies," Springer, 2008.
W. R. Anderson and D. B. Krakauer, "ESD protection for mixed-voltage I/O using NMOS transistors stacked in a cascode configuration," Proc. of EOS/ESD Symposium, pp. 54-62, 1998.
J. W. Miller, M. G. Khazhinsky, J. C. Weldon, "Engineering the cascaded NMOS Output buffer for maximum Vt1," Proc. of EOS/ESD Symposium, pp. 308-317, 2000.
S. Voldman, J. Never, S. Holmes, J. Adkisson, "Linewidth Control Effects on MOSFET ESD Robustness," Proc. of EOS/ESD Symposium, pp. 101-109, 1996.
K. Chatty, D. Alvarez, M. J. Abou-Khalil, C. Russ, J. Li and R. Gauthier, "Investigation of ESD performance of silicide-blocked stacked NMOSFETs in a 45nm bulk CMOS technology," Proc. of EOS/ESD Symposium, pp. 304-312, 2008.
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V. Vashchenko, A. Concannon, M. Beek, P. Hopper, "Physical Limitation of the Cascoded Snapback NMOS ESD Protection Capability Due to the Non-Uniform Turn-Off," IEEE Transactions on Device and Materials Reliability, Vol. 4, No. 2, pp. 281-291, 2004.
J.-H. Lee, J. R. Shih, Y. H. Wu, T. C. Ong, "The Failure Mechanism of High Voltage Tolerance IO Buffer under ESD," Proc. of International Reliability Physics Symposium, pp. 269-276, 2003
최진영, 송광섭, "HBM ESD 현상의 혼합모드 과도해석," 전자공학회논문지, 제 38권, SD편, 제1호, 1-12쪽, 2001년 1월
박재영, 송종규, "고전압 집적회로를 위한 래치업-프리 구조의 HBM 12kV ESD 보호회로," 전자공학회논문지, 제 46권, SD편, 제1호, 1-6쪽, 2009년 1월.
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