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ESD 설계 마진을 위한 출력드라이버 ESD 내성 연구
A Study on ESD Robustness of Output Drivers for ESD Design Window Engineering 원문보기

電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.48 no.12 = no.414, 2011년, pp.31 - 36  

김정동 (성균관대학교 정보통신공학부) ,  이기두 (성균관대학교 정보통신공학부) ,  최윤철 (성균관대학교 정보통신공학부) ,  권기원 (성균관대학교 정보통신공학부) ,  전정훈 (성균관대학교 정보통신공학부)

초록
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본 논문은 0.13um CMOS 공정에서 적층출력드라이버 ESD 내성에 대하여 조사 하였다. 실제적인 I/O 시스템과 유사하게 프리-드라이버와 파워 클램프를 포함한 적층출력드라이버 회로를 구현하였다. 프리-드라이버 입력 연결 방법과 적층출력드라이버의 NMOS 크기에 따라 8가지 회로를 구성하였으며, TLP 실험을 통해서 HBM 내성을 조사하였다. 그 결과 프리-드라이버의 입력에 전원전압을 인가하고 적층출력드라이버는 가급적 유사한 크기로 진행한 조건이 다른 조건들 보다 높은 항복전류와 항복전압을 보여주었다. 이 테스트 결과를 토대로, 적층출력드라이버의 ESD 내성을 향상시킬 수 있는 설계 가이드를 제안하였다.

Abstract ▼ AI-Helper 아이콘AI-Helper

This paper investigates the ESD robustness of the stacked output driver with a 0.13um CMOS process. To represent an actual I/O system, we implemented stacked output driver circuits with pre-drivers and a rail-based power clamp. We implemented eight kinds of circuits varying pre-driver input connecti...

주제어

#ESD   #Electrostatic discharge   #HBM   #TLP   #staked drivers  

AI 본문요약
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제안 방법

  • Human Body Model(HBM)과 유사한 조건을 적용하기 위해, 100ns 펄스폭과 10ns의 상승시간을 갖는 Transmission Line Pulse(TLP)를 이용하였다. Vss를 기준으로 양의 펄스를 단계적으로 증가시키면서 패드에 인가하고 각 단계마다 펄스 제거 후 패드전압 0.
  • Human Body Model(HBM)과 유사한 조건을 적용하기 위해, 100ns 펄스폭과 10ns의 상승시간을 갖는 Transmission Line Pulse(TLP)를 이용하였다. Vss를 기준으로 양의 펄스를 단계적으로 증가시키면서 패드에 인가하고 각 단계마다 펄스 제거 후 패드전압 0.3V 조건에서 누설전류를 측정하였다. 누설전류가 초기 값과 비교하여 급격히 증가하면 이 시점에서 ESD 불량이 발생 한 것으로 판단하며, 이 시점의 패드전압과 패드전류를 항복전압(Vt2), 항복전류(It2)로 정의한다.
  • 또한 테스트 칩의 구성에 있어서 드라이버 입력부분 연결을 실제 칩 설계와 유사하게 진행하였다. 그 결과 독립된 하나의 소자관점에서 진행된 기존의 Human Body Model(HBM) 연구[10～11]와 달리 적층출력드라이버 자체에만 집중하지 않고 프리-드라이버, ESD 보호회로를 비롯한 주변 회로를 추가하여 실제적인 I/O 시스템을 대변하는 조건에서 실험이 진행 되었다.
  • 그림 1이 이번 실험에서 구현한 테스트 구조로, 적층출력드라이버가 프리-드라이버에 의해 제어되며 ESD 보호 다이오드, 파워 클램프 그리고 디커플링 커패시터를 포함시켜 현실적인 I/O 시스템을 반영하도록 하였다. 실제적인 칩 설계에서는 프리-드라이버의 입력인 In1과 In2가 입력 데이타 경로로 연결되어지기 때문에 테스트 회로에서는 칩 내부의 저항을 이용하여 Vdd, Vss 파워 레일 중 하나에 연결하는 방법을 적용하였다.
  • 실제적인 칩 설계에서는 프리-드라이버의 입력인 In1과 In2가 입력 데이타 경로로 연결되어지기 때문에 테스트 회로에서는 칩 내부의 저항을 이용하여 Vdd, Vss 파워 레일 중 하나에 연결하는 방법을 적용하였다. 또한 적층출력드라이버를 구성하는 NMOS 트랜지스터 N1과 N2의 크기 비율을 1:1, 혹은 1:10으로 분리 진행하여 실제로 설계될 수 있는 NMOS 크기 비율에 따른 영향을 검토 하였다. 프리-드라이버의 입력인 In1과 In2의 연결은 표1에 정리하였다.
  • 그림 1이 이번 실험에서 구현한 테스트 구조로, 적층출력드라이버가 프리-드라이버에 의해 제어되며 ESD 보호 다이오드, 파워 클램프 그리고 디커플링 커패시터를 포함시켜 현실적인 I/O 시스템을 반영하도록 하였다. 실제적인 칩 설계에서는 프리-드라이버의 입력인 In1과 In2가 입력 데이타 경로로 연결되어지기 때문에 테스트 회로에서는 칩 내부의 저항을 이용하여 Vdd, Vss 파워 레일 중 하나에 연결하는 방법을 적용하였다. 또한 적층출력드라이버를 구성하는 NMOS 트랜지스터 N1과 N2의 크기 비율을 1:1, 혹은 1:10으로 분리 진행하여 실제로 설계될 수 있는 NMOS 크기 비율에 따른 영향을 검토 하였다.
  • 이 연구는 기존의 적층출력드라이버 회로만을 통한 ESD 내성 연구들과 달리, 실제적인 I/O 시스템과 유사하게 프리-드라이버, ESD 로컬 다이오드, 파워 클램프 등을 삽입한 적층출력드라이버 구조를 구현하여 HBM과 유사한 조건인 TLP로 테스트 회로의 ESD 내성을 조사하였다. 실험 결과 프리-드라이버 입력 연결조건과 적층출력드라이버의 상하 소자 크기 비에 따라 1~3V 의 항복전압 및 1~2A의 항복전류 차이를 보이며 HBM 내성에 많은 영향을 주고 있음을 확인하였다.
  • 그 결과 적층출력드라이버 (stacked output driver)의 연구를 통해 트리거전압(Vt1)과 항복전압(Vt2)을 향상시켜 ESD 설계 마진을 확대하는 연구가 계속 되어왔다[2～9]. 이번 연구는 적층출력드라이버의 Charged Device Model (CDM) ESD 내성 향상에 집중했던 기존연구[7]와 달리 Human Body Model(HBM)의 내성 측면에서 실험되었다. 또한 테스트 칩의 구성에 있어서 드라이버 입력부분 연결을 실제 칩 설계와 유사하게 진행하였다.
  • 그림 2에서 프리-드라이버와 적층출력드라이버의 상세한 구조를 확인할 수 있다. 적층출력드라이버의 N1, N2 소자는 트리거전압 감소를 막기 위해서 분리된 확산 영역을 갖는 레이아웃으로 설계하였다[7].

대상 데이터

  • 파워 클램프는 Vdd와 Vss사이에 다이오드를 직렬로 사용하여 구성하였다. 패드에 양의 ESD가 발생하여 그림 1의 Dup 다이오드를 통해 전류가 도통하여 Vdd의 전압이 상승하였을 때에, Vdd로부터 Vss로의 전류경로를 확보하여 Vdd 전압을 제어하기 위함이다.
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질의응답

핵심어 질문 논문에서 추출한 답변
반도체 공정 및 모듈과 세트 조립라인에서 ESD 불량이 상당히 감소한 이유는? 최근 수년간 ESD 보호기술의 발전으로 반도체 공정및 모듈과 세트 조립라인에서의 ESD 불량은 상당부분이 감소하였다. 반면, 공정기술의 발달과 더불어 회로의 소형화, 고집적화로 반도체 칩 소자의 ESD 내성은 낮아지고 있는 현실이다.
Human Body Model과 유사한 조건을 적용하기 위해 무엇을 이용하였는가? Human Body Model(HBM)과 유사한 조건을 적용하기 위해, 100ns 펄스폭과 10ns의 상승시간을 갖는 Transmission Line Pulse(TLP)를 이용하였다. Vss를 기준으로 양의 펄스를 단계적으로 증가시키면서 패드에 인가하고 각 단계마다 펄스 제거 후 패드전압 0.
ESD 보호기술은 발전된 반면 회로의 소형화, 고집적화로 반도체 칩 소자의 ESD 내성의 현실은 어떠한가? 최근 수년간 ESD 보호기술의 발전으로 반도체 공정및 모듈과 세트 조립라인에서의 ESD 불량은 상당부분이 감소하였다. 반면, 공정기술의 발달과 더불어 회로의 소형화, 고집적화로 반도체 칩 소자의 ESD 내성은 낮아지고 있는 현실이다. 따라서 칩 내부에서의 적절한 ESD 보호대책을 통한 외부로의 정전기 방전이 더욱 중요해지면서 새로운 ESD 보호방법과 보호회로의 개발이 요구되고 있다[1].
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참고문헌 (11)

  1. O. Semenov, H. Sarbishaei, M, Sachdev, "ESD Protection Device and Circuit Design for Advanced CMOS Technologies," Springer, 2008. 

  2. W. R. Anderson and D. B. Krakauer, "ESD protection for mixed-voltage I/O using NMOS transistors stacked in a cascode configuration," Proc. of EOS/ESD Symposium, pp. 54-62, 1998. 

  3. J. W. Miller, M. G. Khazhinsky, J. C. Weldon, "Engineering the cascaded NMOS Output buffer for maximum Vt1," Proc. of EOS/ESD Symposium, pp. 308-317, 2000. 

  4. S. Voldman, J. Never, S. Holmes, J. Adkisson, "Linewidth Control Effects on MOSFET ESD Robustness," Proc. of EOS/ESD Symposium, pp. 101-109, 1996. 

  5. K. Chatty, D. Alvarez, M. J. Abou-Khalil, C. Russ, J. Li and R. Gauthier, "Investigation of ESD performance of silicide-blocked stacked NMOSFETs in a 45nm bulk CMOS technology," Proc. of EOS/ESD Symposium, pp. 304-312, 2008. 

  6. T. Suzuki et al., "A study of ESD robustness of cascaded NMOS driver," Proc. of EOS/ ESDSymposium, pp. 403-407, 2007. 

  7. S. Cao, J.-H. Chun, E. Choi, S. Beebe, W. R. Anderson, R. W. Dutton, "Investigation on Output Driver with Stacked Devices for ESD Design Window Engineering," Proc. of EOS/ESD Symposium, pp. 1-8, 2010. 

  8. V. Vashchenko, A. Concannon, M. Beek, P. Hopper, "Physical Limitation of the Cascoded Snapback NMOS ESD Protection Capability Due to the Non-Uniform Turn-Off," IEEE Transactions on Device and Materials Reliability, Vol. 4, No. 2, pp. 281-291, 2004. 

    상세보기

  9. J.-H. Lee, J. R. Shih, Y. H. Wu, T. C. Ong, "The Failure Mechanism of High Voltage Tolerance IO Buffer under ESD," Proc. of International Reliability Physics Symposium, pp. 269-276, 2003 

  10. 최진영, 송광섭, "HBM ESD 현상의 혼합모드 과도해석," 전자공학회논문지, 제 38권, SD편, 제1호, 1-12쪽, 2001년 1월 

  11. 박재영, 송종규, "고전압 집적회로를 위한 래치업-프리 구조의 HBM 12kV ESD 보호회로," 전자공학회논문지, 제 46권, SD편, 제1호, 1-6쪽, 2009년 1월. 

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