[논문]La이 혼입된 고유전체/메탈 게이트가 적용된 나노 스케일 NMOSFET에서의 PBTI 신뢰성의 특성 분석

권혁민; 한인식; 박상욱; 복정득; 정의정; 곽호영; 권성규; 장재형; 고성용; 이원묵; 이희덕

doi:10.4313/jkem.2011.24.3.182

La이 혼입된 고유전체/메탈 게이트가 적용된 나노 스케일 NMOSFET에서의 PBTI 신뢰성의 특성 분석
Analysis of Positive Bias Temperature Instability Characteristic for Nano-scale NMOSFETs with La-incorporated High-k/metal Gate Stacks 원문보기

전기전자재료학회논문지 = Journal of the Korean institute of electronic material engineers, v.24 no.3, 2011년, pp.182 - 187

Abstract ▼ AI-Helper

In this paper, PBTI characteristics of NMOSFETs with La incorporated HfSiON and HfON are compared in detail. The charge trapping model shows that threshold voltage shift (${\Delta}V_{\mathrm{T}}$) of NMOSFETs with HfLaON is greater than that of HfLaSiON. PBTI lifetime of HfLaSiON is also greater than that of HfLaON by about 2~3 orders of magnitude. Therefore, high charge trapping rate of HfLaON can be explained by higher trap density than HfLaSiON. The different de-trapping behavior under recovery stress can be explained by the stable energy for U-trap model, which is related to trap energy level at zero electric field in high-k dielectric. The trap energy level of two devices at zero electric field, which is extracted using Frenkel-poole emission model, is 1,658 eV for HfLaSiON and 1,730 eV for HfLaON, respectively. Moreover, the optical phonon energy of HfLaON extracted from the thermally activated gate current is greater than that of HfLaSiON.

주제어

AI 본문요약
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문제 정의

본 논문에서는 HfLaSiON와 HfLaON의 다른 charge trapping와 de-trapping 특성을 분석하였다. PBT stress에 따른 SS의 열화 현상은 무시할 정도로 작기 때문에 ΔV_T는 오로지 고유전율 물질 내의 트랩에 의한 charge trapping 현상 때문이다.
본 논문에서는 두 소자 HfLaSiON와 HfLaON에서의 PBT (positive bias temperature) stress 조건에서의 charge trapping과 de-trapping 특성에 대해서 분석 하였다.

가설 설정

(b)와 같이 SS와 Gm.max열화의 변화는 PBT 스트레스 전과 후에 매우 작으며, 이는 인터페이스 트랩 생성에 의해 ΔVT가 변화 없다는 것을 의미한다.

제안 방법

의 의존성을 나타낸 것이다. PBT stress에서 각각 HfLaSiON와 HfLaON을 갖는 두 소자의 다른 charge trapping 특성을 설명하기 위해서 식 (1) 과 같이 Zafar 제안한 physical model을 도입하였다[14].
열처리를 진행을 통하여 HfON와 HfSiON을 형성하였다. 또한 MBD (molecular beam deposition)를 이용하여 La₂O₃ (0.5nm)를 HfO₂와 HfSiO 위에 증착한 후 열처리를 통해 La이 절연체 내에 혼입되도록 하고, 메탈 게이트와 poly-Si을 증착하였다. 소스(Source)/드레인 (Drain) implantation 한 후 1070℃ spike annealing을 통하여 소스/드레인 활성화를 시켰다.
5nm)를 HfO₂와 HfSiO 위에 증착한 후 열처리를 통해 La이 절연체 내에 혼입되도록 하고, 메탈 게이트와 poly-Si을 증착하였다. 소스(Source)/드레인 (Drain) implantation 한 후 1070℃ spike annealing을 통하여 소스/드레인 활성화를 시켰다. HfLaSiON와 HfLaON의 EOT는 약 0.
일반적인 CMOS 공정을 이용하였으며, P-type 실리콘 기판에 ALD (atomic layer deposition)을 이용하여 HfO₂와 HfSiO를 증착하였고 그 후 NH₃ 열처리를 진행을 통하여 HfON와 HfSiON을 형성하였다. 또한 MBD (molecular beam deposition)를 이용하여 La₂O₃ (0.
제작된 소자의 전기적 특성 및 신뢰성을 측정하기 위해서 I-V 및 신뢰성 특성은 Agilent 4156C semiconductor parameter analyzer 계측기를 사용하였다.

성능/효과

그림 4는 HfLaSiON의 PBTI lifetime으로 HfLaON 보다 2～3배 정도 큰 것을 알 수 있다. 이러한 결과를 종합하여 보았을 때, HfLaON의 고유전율 물질 내의 트랩 밀도는 HfLaSiON 보다 큰 것을 의미한다. 따라서 고유전율 물질 안의 trapping은 전기 활성 이온 결함에 의한 것이며, ΔV_T의 크기는 고유전율 물질의 oxygen vacancy의 농도에 따라 달라지기 때문에 oxygen 결함의 에너지 수준에 대하여 분석하는 것이 필요하다 [15].

질의응답

핵심어	질문	논문에서 추출한 답변
	게이트 산화막의 두께 감소로 인한 터널링 전류의 증가로 게이트 누설전류가 급격하게 증가하는 문제를 해결하기 위한 방안은 무엇인가?	최근 게이트 산화막의 두께는 20 Å이하로 감소되고 있으며, 이로 인한 터널링 전류 (tunneling current)의 증가로 게이트누설전류 (gate leakage current)가 급격하게 증가하는 문제점이 소자의 축소화에 많은 제약을 가져오고 있다 [2]. 따라서 같은 커패시턴스 (capacitance)를 유지하는 상태에서의 고유전율 물질(high-k)을 사용함으로서 물리적인 (physical) 게이트 두께를 크게 가지고 갈 수있다 [3]. 따라서 최근 게이트 산화막을 고유전율 물질로 대체하여 게이트누설전류 문제를 해결하고자 하는 노력이 많이 이루어지고 있다 [4].
	CMOSFET의 유전체로 사용되어 온 것은 무엇인가?	CMOSFET (complementary metal oxide semiconductor field effect transistors)에서 SiO2는 수십 년간 유전체로 사용되었으며 SiO2의 우수한 특성에 힘입어 CMOS는 발전을 거듭해 왔다. SiO2는 게이트 산화막으로는 독보적인 위치를 차지해 왔으나 0.
	SiO2의 한계는 무엇인가?	CMOSFET (complementary metal oxide semiconductor field effect transistors)에서 SiO2는 수십 년간 유전체로 사용되었으며 SiO2의 우수한 특성에 힘입어 CMOS는 발전을 거듭해 왔다. SiO2는 게이트 산화막으로는 독보적인 위치를 차지해 왔으나 0.1 um이하의 CMOS 공정에서 SiO2는 게이트 산화막으로의 한계에 다다르게 되었다 [1]. 회로의 집적화 및 성능 향상을 위한 소자의 채널 길이와 유전체의 두께 축소는 여러 가지 문제점을 안고 있다.

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