[논문]Intrinsic Cylindrical/Surrounding Gate SOI MOSFET의 I-V 특성 도출을 위한 해석적 모델

우상수; 이재빈; 서정하

초록
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본 논문에서는 intrinsic-body cylindrical/surrounding gate SOI MOSFET의 I-V 특성 도출을 위한 간단한 해석적 모델을 제시하였다. Intrinsic 실리콘 채널 영역에서의 Poisson 방정식과 gate oxide 내에서의 Laplace 방정식을 해석적으로 풀어 소스와 드레인 양단 끝에서의 표면 전위 분포를 bisection method를 이용하여 구하였다. 구해진 표면 전위를 바탕으로 closed-form의 I-V 특성 식을 도출하였다. 도출된 I-V 특성 표현 식을 모의 실험한 결과, 소자의 parameter와 가해진 bias 전압에 대한 비교적 정확한 의존성을 확인할 수 있었다.

Abstract ▼ AI-Helper

In this paper, a simple analytical model for deriving the I-V characteristics of a cylindrical surrounding gate SOI MOSFET with intrinsic silicon core is suggested. The Poisson equation in the intrinsic silicon core and the Laplace equation in the gate oxide layer are solved analytically. The surfac...

In this paper, a simple analytical model for deriving the I-V characteristics of a cylindrical surrounding gate SOI MOSFET with intrinsic silicon core is suggested. The Poisson equation in the intrinsic silicon core and the Laplace equation in the gate oxide layer are solved analytically. The surface potentials at both source and drain ends are obtained by means of the bisection method. From them, the surface potential distribution is used to describe the I-V characteristics in a closed-form. Simulation results seem to show the dependencies of the I-V characteristics on the various device parameters and applied bias voltages within a range of satisfactory accuracy.

주제어

AI 본문요약
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문제 정의

본 논문에서는 intrinsic cylindrical surrounding gate SOI MOSFET의 I-V 특성 도출에 관한 비교적 간단하고 정확한 해석적 모델을 제안하였다. 기존의 논문들의 경우에 큰 오류를 수반하는 가정을 통해 I-V 특성의 표현식을 도출한 데 비해 본 논문에서 제안한 해석적 모델은 간단하면서 별 다른 가정을 도입하지 않고 타당한 경계조건을 설정하여, 순조로운 논리적인 수식 전개 과정을 통해서 I-V 특성의 표현 식을 closed-form으로 도출하고 있다.
본 논문은 이러한 기존 모델들의 미비점을 보완하여 intrinsic cylindrical surrounding gate SOI MOSFET의 I-V 특성을 long channel소자라는 가정 하에 비교적 정확하게 도출할 수 있는 해석적 모델을 제안하고자 한다.

이론/모형

cylindrical surrounding gate SOI MOSFET의 oxide층과 silicon core내 전위 Ψ(r,y)를 도출하기 위해 oxide층 내의 공간 전하 밀도를 무시하고, intrinsic silicon core내에서 carrier 밀도로서 hole 밀도를 무시하여 전자 밀도만 고려하고, 채널 길이가 짧지 않아 GCA를 적용할 수 있다고 보아, 다음의 원통 좌표계 Laplace/Poisson 방정식을 고려하자.

성능/효과

본 논문에서는 intrinsic cylindrical surrounding gate SOI MOSFET의 I-V 특성 도출에 관한 비교적 간단하고 정확한 해석적 모델을 제안하였다. 기존의 논문들의 경우에 큰 오류를 수반하는 가정을 통해 I-V 특성의 표현식을 도출한 데 비해 본 논문에서 제안한 해석적 모델은 간단하면서 별 다른 가정을 도입하지 않고 타당한 경계조건을 설정하여, 순조로운 논리적인 수식 전개 과정을 통해서 I-V 특성의 표현 식을 closed-form으로 도출하고 있다. 또한 구해진 I-V 특성 식으로 모의실험을 한 결과 y = 0에서의 표면 전위 Ψ_s0는 gate 전압이 0.
또한 구해진 I-V 특성 식으로 모의실험을 한 결과 y = 0에서의 표면 전위 Ψs0는 gate 전압이 0.4 V 이하의 범위에서는 gate 전압의 증가와 거의 같은 크기로 증가 하다가 0.4 V 이상의 gate 전압에서는 증가율이 크게 둔화됨을 확인할 수 있었다.
이렇게 구해진 Ψ_s0과 Ψ_sL로 채널 전류 I_D의 특성 식을 도출해냄에 따라 낮은 gate 전압에서는 채널 전류가 선형 증가하다가 gate 전압이 증가하면서 saturation되는 결과를 얻을 수 있었다. 이러한 채널 전류의 그래프는 경계조건의 타당성과 함께 silicon core내의 hole carrier를 무시하고 전자에 의한 carrier 밀도만을 고려한 것이 비교적 합리적인 가정임을 알 수 있었다. 향후 본 논문의 결과는 소자 해석에 유용한 이론적 기초를 제공할 것이라고 기대되며, 더 나아가 단 채널 소자의 해석적 모델을 구축함으로서 소자 시뮬레이션 및 설계에 있어서 보다 폭 넓은 적용이 가능할 것으로 예상된다.
이렇게 구해진 Ψs0과 ΨsL로 채널 전류 ID의 특성 식을 도출해냄에 따라 낮은 gate 전압에서는 채널 전류가 선형 증가하다가 gate 전압이 증가하면서 saturation되는 결과를 얻을 수 있었다.

후속연구

이러한 채널 전류의 그래프는 경계조건의 타당성과 함께 silicon core내의 hole carrier를 무시하고 전자에 의한 carrier 밀도만을 고려한 것이 비교적 합리적인 가정임을 알 수 있었다. 향후 본 논문의 결과는 소자 해석에 유용한 이론적 기초를 제공할 것이라고 기대되며, 더 나아가 단 채널 소자의 해석적 모델을 구축함으로서 소자 시뮬레이션 및 설계에 있어서 보다 폭 넓은 적용이 가능할 것으로 예상된다.

질의응답

핵심어	질문	논문에서 추출한 답변
	기판 도핑 농도를 높이는 방법은?	이 문제점을 극복하고자 gate oxide의 두께를 줄이는 방법은 gate oxide 절연성과 소자 내구성의 감소 및 게이트-기판간의 tunneling을 초래하게 한다. 기판 도핑 농도를 높이는 방법은 고 농도의 불순물에 의한 캐리어의 mobility degradation을 일으키고, drain/substrate p-n 접합의 공 핍영역에서 high-field에 의한 band-to-band tunneling 이 일어나 상당 수준의 leakage current를 야기 시킨다[6～7]. 또한 작은 체적에서는 도핑이 균일하게 이루어 지지 않는 RDF (Random Dopant Fluctuation) 현상이 일어나고, 이로 인해 문턱 전압의 local fluctuation이 유발되므로 현재의 기술로는 작은 체적의 소자에는 높은 도핑이 용이하지 않다[8～9].
	Bulk-type MOSFET의 문제점은?	Bulk-type MOSFET은 고집적화와 고속 switching을 구현하고자 채널 길이를 0.18μm이하의 deep submicrometer급으로 scale down하게 되면 단 채널 효과(SCE: Short Channel Effect)를 나타내며 그중 드레인 전압의 증가에 따라 심해지는 문턱 전압의 roll-off 현상이 주된 문제점으로 대두되어왔다[1～5]. 이 문제점을 극복하고자 gate oxide의 두께를 줄이는 방법은 gate oxide 절연성과 소자 내구성의 감소 및 게이트-기판간의 tunneling을 초래하게 한다.
	문턱 전압의 roll-off 현상을 극복하기위해 gate oxide의 두께를 줄이는 방법을 사용시 문제점은?	18μm이하의 deep submicrometer급으로 scale down하게 되면 단 채널 효과(SCE: Short Channel Effect)를 나타내며 그중 드레인 전압의 증가에 따라 심해지는 문턱 전압의 roll-off 현상이 주된 문제점으로 대두되어왔다[1～5]. 이 문제점을 극복하고자 gate oxide의 두께를 줄이는 방법은 gate oxide 절연성과 소자 내구성의 감소 및 게이트-기판간의 tunneling을 초래하게 한다. 기판 도핑 농도를 높이는 방법은 고 농도의 불순물에 의한 캐리어의 mobility degradation을 일으키고, drain/substrate p-n 접합의 공 핍영역에서 high-field에 의한 band-to-band tunneling 이 일어나 상당 수준의 leakage current를 야기 시킨다[6～7].

참고문헌 (16)

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Oana Moldovana, Benjamin Iniguez, David Jimenez, Jaume Roig, "New Explicit Charge and Capacitance Models for Undoped Surrounding Gate MOSFETs", IEEE Conferences, pp. 123, 2007.
Christopher P. Auth, James D. Plummer, "Scaling Theory for Cylindrical, Fully-Depleted, Surrounding-Gate MOSFET''s", IEEE ELECTRON DEVICE LETTERS, vol. 18(2), pp. 74, 1997.

상세보기
C. H. Suh, "Two-Dimensional Analytical Model for Deriving the Threshold Voltage of a Short Channel Fully Depleted Cylindrical/Surrounding Gate MOSFET", 대한전자공학회, JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE, 제11권 제2호, 111-120쪽, 2011년.

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Jin He, Xing Zhang, Ganggang Zhang, Mansun Chan, Yangyuan Wang, "A Complete Carrier-Based Non-Charge-Sheet Analytic Theory for Nano-Scale Undoped Surrounding-Gate MOSFETs", IEEE Computer Society, vol. 6, pp. 120, 2006.
Wei Bian, Jin He, Yadong Tao, Min Fang, Jie Feng, "An Analytic Potential-Based Model for Undoped Nanoscale Surrounding-Gate MOSFETs", IEEE Trans. Electron Devices, vol. 54(9), pp. 2293, 2007.

상세보기
장은성, 오영해, 서정하, "Short-Channel Intrinsic-Body SDG SOI MOSFET의 문턱전압 도출을 위한 해석적 모델", 대한전자공학회 논문지, SD편, 제46권 제11호 (통권 제389호), 1-7쪽, 2009년.

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