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NTIS 바로가기電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.48 no.10 = no.412, 2011년, pp.54 - 61
우상수 (홍익대학교 전자전기공학부) , 이재빈 (홍익대학교 전자전기공학부) , 서정하 (홍익대학교 전자전기공학부)
In this paper, a simple analytical model for deriving the I-V characteristics of a cylindrical surrounding gate SOI MOSFET with intrinsic silicon core is suggested. The Poisson equation in the intrinsic silicon core and the Laplace equation in the gate oxide layer are solved analytically. The surfac...
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핵심어 | 질문 | 논문에서 추출한 답변 |
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기판 도핑 농도를 높이는 방법은? | 이 문제점을 극복하고자 gate oxide의 두께를 줄이는 방법은 gate oxide 절연성과 소자 내구성의 감소 및 게이트-기판간의 tunneling을 초래하게 한다. 기판 도핑 농도를 높이는 방법은 고 농도의 불순물에 의한 캐리어의 mobility degradation을 일으키고, drain/substrate p-n 접합의 공 핍영역에서 high-field에 의한 band-to-band tunneling 이 일어나 상당 수준의 leakage current를 야기 시킨다[6~7]. 또한 작은 체적에서는 도핑이 균일하게 이루어 지지 않는 RDF (Random Dopant Fluctuation) 현상이 일어나고, 이로 인해 문턱 전압의 local fluctuation이 유발되므로 현재의 기술로는 작은 체적의 소자에는 높은 도핑이 용이하지 않다[8~9]. | |
Bulk-type MOSFET의 문제점은? | Bulk-type MOSFET은 고집적화와 고속 switching을 구현하고자 채널 길이를 0.18μm이하의 deep submicrometer급으로 scale down하게 되면 단 채널 효과(SCE: Short Channel Effect)를 나타내며 그중 드레인 전압의 증가에 따라 심해지는 문턱 전압의 roll-off 현상이 주된 문제점으로 대두되어왔다[1~5]. 이 문제점을 극복하고자 gate oxide의 두께를 줄이는 방법은 gate oxide 절연성과 소자 내구성의 감소 및 게이트-기판간의 tunneling을 초래하게 한다. | |
문턱 전압의 roll-off 현상을 극복하기위해 gate oxide의 두께를 줄이는 방법을 사용시 문제점은? | 18μm이하의 deep submicrometer급으로 scale down하게 되면 단 채널 효과(SCE: Short Channel Effect)를 나타내며 그중 드레인 전압의 증가에 따라 심해지는 문턱 전압의 roll-off 현상이 주된 문제점으로 대두되어왔다[1~5]. 이 문제점을 극복하고자 gate oxide의 두께를 줄이는 방법은 gate oxide 절연성과 소자 내구성의 감소 및 게이트-기판간의 tunneling을 초래하게 한다. 기판 도핑 농도를 높이는 방법은 고 농도의 불순물에 의한 캐리어의 mobility degradation을 일으키고, drain/substrate p-n 접합의 공 핍영역에서 high-field에 의한 band-to-band tunneling 이 일어나 상당 수준의 leakage current를 야기 시킨다[6~7]. |
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