[논문]하드웨어 복잡도를 줄인 고속 CA-CFAR 프로세서 설계

현유진; 오우진; 이종훈

하드웨어 복잡도를 줄인 고속 CA-CFAR 프로세서 설계
Fast CA-CFAR Processor Design with Low Hardware Complexity 원문보기

電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SP, 신호처리, v.48 no.5 = no.341, 2011년, pp.123 - 128

현유진 (대구경북과학기술원 로봇시스템연구부, 디지털레이더연구팀) , 오우진 (금오공과대학교 전자공학부) , 이종훈 (대구경북과학기술원 로봇시스템연구부, 디지털레이더연구팀)

초록
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본 논문에서는 레이더의 탐지 알고리즘에 적용되는 CA-CFAR 알고리즘을 설계하였다. CFAR 알고리즘의 제곱평균 연산을 위해 근사화 기법을 사용하였으며, 고정 소수점을 이용하여 관련 연산을 처리하였다. 이러한 구조는 하드웨어 복잡도를 줄일 뿐 아니라 계산량을 감소시킬 수 있다. CFAR 연산은 슬라이딩 윈도우 기법을 기반으로 하는데, 이를 고속으로 처리하기 위해 동시 병렬 처리 가능한 다중 윈도우 방식도 제안하였다. 제안된 CA-CFAR 프로세서는 실제 FPGA를 통해 합성되어지고 구현되었다. 또한 FPGA 내에서 제공한 라이버러리를 이용한 제곱평균 연산 방법과 성능 비교를 하였다. 검증 결과 제안된 하드웨어 구조는 399MHz까지 동작가능하며, 전체 계산 시간은 약 70% 향상됨을 확인 할 수 있다.

Abstract ▼ AI-Helper

In this paper, we design the CA-CFAR processor using a root-square approximation approach and a fixed-point operation to improve hardware complexity and reduce computational effort. We also propose CA-CFAR processor with multi-window, which is capable of concurrent parallel processing. The proposed architecture is synthesized and implemented into the FPGA and the performance is compared with the conventional processor designed by root-square libarary licensed by FPGA corporation.

주제어

AI 본문요약
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문제 정의

본 논문에서는 간단한 구조를 가지며 고속 연산이 가능한 CA-CFAR(Cell Average CFAR) 알고리즘의 구조를 제안한다. CA-CFAR는 비교적 계산량이 작고 구조가 간단하여 보편적으로 사용되는 CFAR 알고리즘이다.
본 논문에서는 또한 다중 윈도우 방식을 이용하여 병렬 구조를 가지게 함으로써 연산속도를 향상시킬 수 있는 방법도 제안한다.
본 논문에서는 일반적인 CA-CFAR 프로세서를 고속으로 동작하며 간단한 구조를 가지는 하드웨어 아키텍처를 설계하였다. 제안된 하드웨어 아키텍처에서는 제곱평균 연산에 근사화 기법을 도입하여 속도를 향상시켰으며, 평균연산과 소수점 곱셈 연산에 고정-소수점 방식을 도입시켜 구현이 간단하도록 하였다.

제안 방법

두 번째로 “CFAR Core” 블록에서는 평균기와 스켈링-펙터 곱셈, 그리고 비교기 등을 고정 소수점 방식으로 구현하였다.
따라서 본 논문에서는 근사화 기법을 이용하여 제곱 평균 연산을 구현하고, 덧셈기, 곱셈기, 그리고 시프트(Shift) 연산을 이용하여 CFAR 프로세서를 구현하였다.
제안된 하드웨어 아키텍처에서는 제곱평균 연산에 근사화 기법을 도입하여 속도를 향상시켰으며, 평균연산과 소수점 곱셈 연산에 고정-소수점 방식을 도입시켜 구현이 간단하도록 하였다. 또한 다중 윈도우 방식을 이용하여 병렬 구조를 가지게 함으로써 연산속도를 향상시킬 수 있는 방법도 제안하였다.
반면에 제안된 방법에서는“Root square” 블록을 (24Max +10Min)5/128 모델로 구현하였다.
본 논문에서는 위상에 따른 오차값을 최소화 하고 이상적인 값을 중심으로 분포될 수 있도록(24Max+10Min)/25의 수식으로 근사화하였다.
0 이다. 성능 검증을 위해 Xilinx Virtex-5 FPGA를 기반으로 합성 및 타이밍 분석이 이루어졌다.
일반적인 CA-CFAR 프로세서, 제안된 CA-CFAR 프로세서, 2중 윈도우를 가지는 CA-CFAR 프로세서의 전체 소모 클럭수를 HDL 합성 및 타이밍 시뮬레이션을 통해 표 1과 같은 결과를 추출하였다.
일반적인 CA-CFAR 및 제안된 프로세서는 그림 7과 같이 구현되어 졌다. 입력 신호로는 클럭(CLK), 리셋(RST), 입력 데이터 I 및 Q (Re_Data, Im_Data), 그리고 입력신호 인에이블(Valid_In)로 구성되었고, 출력 신호로는 CFAR 처리 결과(CFAR_result)와 출력신호 인에이블(Valid_Out)로 구성되었다. CFAR 프로세서의 내부 블럭은 크게 3부분으로 구성된다.
본 논문에서는 일반적인 CA-CFAR 프로세서를 고속으로 동작하며 간단한 구조를 가지는 하드웨어 아키텍처를 설계하였다. 제안된 하드웨어 아키텍처에서는 제곱평균 연산에 근사화 기법을 도입하여 속도를 향상시켰으며, 평균연산과 소수점 곱셈 연산에 고정-소수점 방식을 도입시켜 구현이 간단하도록 하였다. 또한 다중 윈도우 방식을 이용하여 병렬 구조를 가지게 함으로써 연산속도를 향상시킬 수 있는 방법도 제안하였다.

대상 데이터

성능 비교를 위해 입력 데이터는 1024개로 하였으며, 윈도우의 크기는 8로 고정하였다.
제안된 CA-CFAR 프로세서는 Verilog HDL로 구현되었으며, 합성에 사용되어진 툴(Tool)은 Xilinx ISE v11.0 이다. 성능 검증을 위해 Xilinx Virtex-5 FPGA를 기반으로 합성 및 타이밍 분석이 이루어졌다.

데이터처리

제안된 방법은 HDL로 코딩된 후 FPGA 합성 프로그램을 이용하여 성능을 검증하였다. 또한 FPGA 내에서 제공하는 라이버러리(Library)를 이용한 제곱평균 연산과 성능 결과를 비교 나타내었다.
제안된 방법은 HDL로 코딩된 후 FPGA 합성 프로그램을 이용하여 성능을 검증하였다. 또한 FPGA 내에서 제공하는 라이버러리(Library)를 이용한 제곱평균 연산과 성능 결과를 비교 나타내었다.

이론/모형

먼저 #로 표현되는 제곱평균 연산을 고속-벡터-크기-근사화(High-seed vector magnitude approximation) 기법[5] (이하, ‘제곱평균 근사화연산’이라 명칭 함)을 이용하여 구현하였다.

성능/효과

또한 2중 윈도우를 이용하는 경우 윈도우 슬라이딩의 수를 반으로 줄일 수 있으므로 평균 연산, 곱셈 연산, 비교 연산에 소모되는 시간이 반으로 줄게 됨을 알 수 있다. 1024 클럭이 소모되는 데이터 입력 시간과 그 외 연산을 모두 합한 경우, 한 개의 셀 당 CFAR 전체 연산에 소모되는 평균 연산 속도 성능은, 단일 및 2중 윈도우를 사용하는 경우 각각 60%와 68% 향상됨을 알 수 있다.
CA-CFAR 프로세서의 합성 결과 일반적인 방법에 비해 제안된 방법에서 레지스터의 수는 96%, LUT 수는 82%, LUT-FF 조합은 92%가, 곱셈연산은 67% 만큼 사용된 하드웨어 리소스가 줄어든다. 일반적인 방식의 경우 “#” 연산을 위해 사용된 Xilinx IP가 하드웨어 리소스를 많이 소모하고, α²+β²을 위해 추가적으로 하드웨어 리소스가 소모되기 때문이다.
또한 N개의 참조셀의 평균값을 구하기 위한 1/N 연산은 log₂N만큼의 오른쪽-쉬프트(Shift Right) 연산 통해 쉽게 구현하였다. 일반적인 CFAR 연산에서 윈도우의 길이는 8, 16, 32 등과 같이 2의 승수로 사용되기 때문에 log₂N은 정수값으로 표현할 수 있다.
이를 기준으로 전체 소모 시간을 계산해보면 표 3과 같다. 전체 소모 시간이 일반적인 방법에 비해 약 70% 향상됨을 확인 할 수 있다. 이때 입력 데이터 수는 1024개이며 윈도우 크기는 8이다.
전체 CA-CFAR 연산 소모 클럭수에서 일반적인 방법이 가장 많은 클럭이 소모되는데, 그 이유는 제곱평균 연산에 많은 연산 시간이 소모되기 때문이다. 즉, 일반적인 방법에서는 한 개의 셀 당 제곱평균 연산에 평균 24 클럭이 소모되는데 반해, 제안된 방법에서는 5클럭만 소모되므로 약 76%의 성능 향상이 이루어진 셈이다. 또한 2중 윈도우를 이용하는 경우 윈도우 슬라이딩의 수를 반으로 줄일 수 있으므로 평균 연산, 곱셈 연산, 비교 연산에 소모되는 시간이 반으로 줄게 됨을 알 수 있다.
합성 결과 일반적인 방법에서는 동작 주파수가 341MHz로, 제안된 기법이 적용된 방법에서는 399MHz로 조금 향상됨을 알 수 있다. 이를 기준으로 전체 소모 시간을 계산해보면 표 3과 같다.

후속연구

제안된 하드웨어는 향후 레이더 신호처리 알고리즘을 구현함에 있어서 효과적으로 활용 될 수 있을 것이다.

질의응답

핵심어	질문	논문에서 추출한 답변
	레이더 센서 시스템의 이상적인 구조는 무엇인가?	최근 레이더의 기술은 국방, 차량, 의료, 보안, 선박 등 다양하게 적용되고 있다. 레이더의 송신단에서 전송된 전파가 타겟으로부터 반사되어 수신된 신호가 특정 기준치 보다 높은 경우에 이를 타겟으로 탐지하는 것이 이상적인 레이더 센서 시스템의 구조이다. 그러나 실제 환경에서는 타겟 신호가 클러터와 잡음들과 섞여 수신되므로 단순히 기준치를 정해 탐지하는 방법으로는 레이더의 성능을 만족시킬 수 없다.
	CFAR 연산은 어떠한 기법을 기반으로 하는가?	이러한 구조는 하드웨어 복잡도를 줄일 뿐 아니라 계산량을 감소시킬 수 있다. CFAR 연산은 슬라이딩 윈도우 기법을 기반으로 하는데, 이를 고속으로 처리하기 위해 동시 병렬 처리 가능한 다중 윈도우 방식도 제안하였다. 제안된 CA-CFAR 프로세서는 실제 FPGA를 통해 합성되어지고 구현되었다.
	CFAR 알고리즘은 어떠한 문제를 해결하기 위한 방법인가?	레이더의 송신단에서 전송된 전파가 타겟으로부터 반사되어 수신된 신호가 특정 기준치 보다 높은 경우에 이를 타겟으로 탐지하는 것이 이상적인 레이더 센서 시스템의 구조이다. 그러나 실제 환경에서는 타겟 신호가 클러터와 잡음들과 섞여 수신되므로 단순히 기준치를 정해 탐지하는 방법으로는 레이더의 성능을 만족시킬 수 없다. 이러한 문제점을 해결하는 방법이 CFAR(Constant False Alarm Rate) 알고리즘이다[1～4].

참고문헌 (5)

현유진, 오우진, 이종훈, "FMCW 차량용 레이더의 이동타겟 탐지 알고리즘 제안", 대한전자공학회 논문제 제47권 SC편 제6호, 27-32쪽, 2010년 11월
김상동, 현유진, 이종훈, 최준혁, 박정호, 박상현, "차량용 FMCW 레이더의 탐지 성능 분석 및 신호 처리부 개발", 한국해양정보통신학회논문지 제14권 12호, pp. 2628-2635, 2010년 12월

원문보기 상세보기
Rohling H., : 'Radar CFAR Thresholding in Clutter and Multiple Target Situations', IEEE Transaction on Aerospace and Electronics System, Vol. AES-19, No. 4, pp. 608-620, July, 1983

상세보기
Mark A. Richards : 'Fundamentals of Radar Signal Processing', MCGraw-Hill, pp. 347-383
By Richard, G. Lyons, "Digital Signal Processing Tricks - High-speed vector magnitude approximation", www.embedded.com, October. 2007

저자의 다른 논문 :

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표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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