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NTIS 바로가기한국정보전자통신기술학회논문지 = Journal of Korea institute of information, electronics, and communication technology, v.4 no.2, 2011년, pp.83 - 87
Clock selection has a significant impact on the performance and quality of designs in high-level synthesis. Almost systems require that the clock length is required prior to scheduling, the best value of the clock can be found only after evaluating different schedules. In this study, we presents a s...
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핵심어 | 질문 | 논문에서 추출한 답변 |
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상위수준합성에서 클록 선택은 어디에 영향을 미치는가? | 상위수준합성에서 클록 선택은 시스템의 성능과 설계의 질에 큰 영향을 미친다. 대부분의 시스템에서 클럭은 사전에 설계자에 의해 미리 명시되어야하지만, 최상의 클록은 상이한 스케줄의 결과를 평가한 후에 탐색이 가능하다. | |
상위수준 합성 과정은 크게 어떻게 이루어져 있는가? | 특히, 행위 기술을 레지스터 전이수준의 구조기술로 번역해가는 상위수준 합성은 많은 연구가 진행되었다. 상위수준 합성 과정은 크게 스케줄링과 바인딩으로 이루어져 있으며 스케줄링은 주어진 제약조건 안에서 자료흐름도(DFG) 내의 연산자(OP)들의 시작 시간을 결정하는 과정으로 설계의 질을 결정하는데 가장 중요한 역할을 하며, 스케줄링 과정에서 멀티사이클링이나 체이닝 등을 함께 고려한다. 기존의 상위수준 합성에서 시간 모델은 최장 시간 자원의 지연시간으로 설정하였다. | |
기존의 상위수준 합성 과정에서 시간 모델은 무엇의 지연시간으로 설정하였는가? | 상위수준 합성 과정은 크게 스케줄링과 바인딩으로 이루어져 있으며 스케줄링은 주어진 제약조건 안에서 자료흐름도(DFG) 내의 연산자(OP)들의 시작 시간을 결정하는 과정으로 설계의 질을 결정하는데 가장 중요한 역할을 하며, 스케줄링 과정에서 멀티사이클링이나 체이닝 등을 함께 고려한다. 기존의 상위수준 합성에서 시간 모델은 최장 시간 자원의 지연시간으로 설정하였다. 즉, 두 연산의 지연시간의 합이 한 사이클 이내인 경우만 체이닝이 가능했다. |
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