Capacitively Coupled Plasma Source를 이용한 Etcher의 상부 전극 온도 변화에 따른 Etch 특성 변화 개선 Improvement of Repeatability during Dielectric Etching by Controlling Upper Electrode Temperature원문보기
상부 전극에 RF power 가 직접 인가되는 capacitively coupled plasma source를 이용한 oxide layer etching 공정은 현재 반도체 제조 공정에서 매우 유용하게 사용되고 있는 방식이다. 그러나 디바이스의 사이즈가 점점 작아지면서 공정을 진행하기 위한 RF power도 커지고, plasma ignition 되는 electrode 사이의 간격도 점점 좁아지는 기술적 변화가 이루어지고 있다. 이러한 H/W의 변화에 따라 예상치 못한 문제들로 공정을 적용하는데 많은 문제점이 발생하고 있는데, 공정 진행 시에 plasma의 영향으로 인한 electrode의 온도 변화도 그 중 하나이다. 이러한 온도 변화로 인해 wafer to wafer의 공정 진행 결과가 서로 다르게 나타나게 하는 문제가 야기되고 있다. 아래의 내용에서는 상부 electrode의 온도 변화에 따른 etch 특성을 연구하고, 이를 개선할 수 있는 방법에 대해 논하고자 한다.
상부 전극에 RF power 가 직접 인가되는 capacitively coupled plasma source를 이용한 oxide layer etching 공정은 현재 반도체 제조 공정에서 매우 유용하게 사용되고 있는 방식이다. 그러나 디바이스의 사이즈가 점점 작아지면서 공정을 진행하기 위한 RF power도 커지고, plasma ignition 되는 electrode 사이의 간격도 점점 좁아지는 기술적 변화가 이루어지고 있다. 이러한 H/W의 변화에 따라 예상치 못한 문제들로 공정을 적용하는데 많은 문제점이 발생하고 있는데, 공정 진행 시에 plasma의 영향으로 인한 electrode의 온도 변화도 그 중 하나이다. 이러한 온도 변화로 인해 wafer to wafer의 공정 진행 결과가 서로 다르게 나타나게 하는 문제가 야기되고 있다. 아래의 내용에서는 상부 electrode의 온도 변화에 따른 etch 특성을 연구하고, 이를 개선할 수 있는 방법에 대해 논하고자 한다.
Etch process of silicon dioxide layer by using capacitively coupled plasma (CCP) is currently being used to manufacture semiconductor devices with nano-scale feature size below 50 nm. In typical CCP plasma etcher system, plasmas are generated by applying the RF power on upper electrode and ion bomba...
Etch process of silicon dioxide layer by using capacitively coupled plasma (CCP) is currently being used to manufacture semiconductor devices with nano-scale feature size below 50 nm. In typical CCP plasma etcher system, plasmas are generated by applying the RF power on upper electrode and ion bombardment energy is controlled by applying RF power to the bottom electrode with the Si wafer. In this case, however, etch results often drift due to heating of the electrode during etching process. Therefore, controlling the temperature of the upper electrode is required to obtain improvement of etch repeatability. In this work, we report repeatability improvement during the silicon dioxide etching under extreme process conditions with very high RF power and close gap between upper and bottom electrodes. Under this severe etch condition, it is difficult to obtain reproducible oxide etch results due to drifts in etch rate, critical dimension, profile, and selectivity caused by unexpected problems in the upper electrode. It was found that reproducible etch results of silicon dioxide layer could be obtained by controlling temperature of the upper electrode. Methods of controlling the upper electrode and the correlation with etch repeatability will be discussed in detail.
Etch process of silicon dioxide layer by using capacitively coupled plasma (CCP) is currently being used to manufacture semiconductor devices with nano-scale feature size below 50 nm. In typical CCP plasma etcher system, plasmas are generated by applying the RF power on upper electrode and ion bombardment energy is controlled by applying RF power to the bottom electrode with the Si wafer. In this case, however, etch results often drift due to heating of the electrode during etching process. Therefore, controlling the temperature of the upper electrode is required to obtain improvement of etch repeatability. In this work, we report repeatability improvement during the silicon dioxide etching under extreme process conditions with very high RF power and close gap between upper and bottom electrodes. Under this severe etch condition, it is difficult to obtain reproducible oxide etch results due to drifts in etch rate, critical dimension, profile, and selectivity caused by unexpected problems in the upper electrode. It was found that reproducible etch results of silicon dioxide layer could be obtained by controlling temperature of the upper electrode. Methods of controlling the upper electrode and the correlation with etch repeatability will be discussed in detail.
* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.
문제 정의
아래의 내용에서 다루게 될 내용은 다음과 같다. 공정이 진행되면서 upper electrode의 온도가 plasma의 영향으로 변화하게 되고 이런 영향에 기인한 공정의 변화를 관찰하고 그에 대한 개선방법으로서 upper electrode의 온도를 사전에 원하는 온도까지 saturation 시켜 공정을 개선할 수 있는 방법에 대해 논하고자 한다.
여기서 언급한 첫 번째 공정 진행 wafer에서의 수율 drop 현상도 마찬가지이다. 아직은 온도의 상관성에 따른 공정차이가 발생하는 근본적인 원인연구가 좀 더 필요한 실정이나, 실제로 양산에 이미 발생하고 있는 이러한 문제점을 극복하기 위해서 공정진행 중에 발생하는 upper electro-de의 온도shift를 예방하기 위해서, 사전에 이러한 온도 변화를 미리 반영하여 실험 등을 통해 얻은 경험치의 안정 온도에 도달한 상태에서 공정을 진행하게 하여, 그 전에 발생하던 많은 문제점들을 사전에 제거하고자 하였다. 실험을 통해 이 방법이 그러한 공정시프트를 완화할 수 있는 좋은 대안임을 확인할 수 있었으며 이 방법은 현재 많은 장비들에서 발생하는 electrode 온도 변화에 따른 공정변화 이슈에 의해 발생하는 수율 drop을 개선하는 데 많은 도움이 될 수 있다.
제안 방법
Fig. 4의 bl℃k diagram처럼 RF가 바로 인가되는 Upper electrode에(aluminum plate와 Si showerhead의 조합으로 이루어짐) 히터를 직접 삽입하고, 원하는 target 온도까지 미리 heating할 수 있도록 하여 target 온도 이하에서 발생하는 각종 문제점을 사전에 제거 가능하도록 하드웨어를 개선하여 Fig. 3과 같은 테스트를 재진행하였다.
압력조건은 15 mTorr에서 50 mTorr 사이에서, 진행되는 공정에 따라 다양하게 변경 사용된다. Layer etching을 위해서는 CxFy 계열의 혼합가스를 이용하여 Etching 하였다.
사전에 하드웨어에 장착된 온도센서를 통해 Upper electrode 온도를 monitoring 하여 실제로 heater를 통해 일정하게 유지 가능한 온도대역을 측정 확인하였다. 단, sensor는 electrode를 이루는 aluminum plate에 삽입되며, 실제로 공정상에서 Plasma에 직접 노출되는 Si showerhead의 표면 온도는 sensor로 읽히는 온도와 편차가 있을 것으로 판단, 실제 heating 온도는 120℃ 이상으로 유지할 수 있도록 하였으며, 아래의 실험에서는 180℃로 pre heat 하여 테스트를 진행하였다.
3과 같은 공정 결과의 변화를 야기한다고 판단, 이를 개선하고자 다음과 같이 H/W를 개선하여 테스트를 진행하였다. 사전에 Test를 통해 saturation 되는 온도인 120℃그 이상으로 pre-heat시켜 놓은 상태에서 처음 투입되는 wafer부터 동일한 온도조건에서 진행될 수 있도록 하드웨어를 변경하여 공정shift을 개선할 수 있는지 실험하였다.
사전에 하드웨어에 장착된 온도센서를 통해 Upper electrode 온도를 monitoring 하여 실제로 heater를 통해 일정하게 유지 가능한 온도대역을 측정 확인하였다. 단, sensor는 electrode를 이루는 aluminum plate에 삽입되며, 실제로 공정상에서 Plasma에 직접 노출되는 Si showerhead의 표면 온도는 sensor로 읽히는 온도와 편차가 있을 것으로 판단, 실제 heating 온도는 120℃ 이상으로 유지할 수 있도록 하였으며, 아래의 실험에서는 180℃로 pre heat 하여 테스트를 진행하였다.
상부 온도를 측정하기 위해, 특별히 디자인된 온도센서가 Upper electrode에 직접 장착되어 있어 실제 공정 진행 중의 온도 변화를 측정할 수 있도록 하였다.
실험은 동일한 막질의 wafer를 순서대로 투입하여 공정이 완료된 wafer의 다양한 SEM 이미지를 통해 비교하여 차이점을 비교 분석하였다.
이 논문에서는 DRAM 제작 공정에 사용되는 Oxide etching을 대상 공정으로 테스트했으며, 그 중에서도 oxide contact hole etching에 초점을 맞춰 테스트하였다. 테스트용 장비는 (Fig.
일련의 공정 진행 후 온도에 따른 공정변화를 관찰하기 위해서 동일한 oxide 막질을 etching하고 그 결과를 SEM 이미지를 통해 비교하였다. 측정위치는 모두 wafer center부이며 비교 데이터는 같은 조건에서 진행 순서만 틀린 wafer이며 다른 모든 조건은 동일하다.
성능/효과
또한, 각 위치에서의 CD측정 값표에서도(Fig. 5(b)) 동일한 결과를 확인할 수 있는데, electrode의 온도가 90℃로 유지될 때와 180℃로 유지될 때의 top hole 및 etching 대상 프로파일의 bar CD 및 V-sem 상의 bottom CD 값 등을 비교해보면 180℃로 유지될 경우가 그렇지 않을 경우에 비해 첫 번째 진행 결과와 다섯 번째 진행 결과의 각각의 값의 편차가 최대 절반으로 줄어든 것을 확인할 수 있다. 초기의 목적대로 upper electrode의 온도pre-heat-ing을 통해서 공정 순서에 따라 발생하는 공정 결과의 편차를 줄일 수 있음을 확인하였다.
측정위치는 모두 wafer center부이며 비교 데이터는 같은 조건에서 진행 순서만 틀린 wafer이며 다른 모든 조건은 동일하다. Fig. 3과 같이 공정 순서에 따른 etching 결과를 확인할 수 있는데, 초기 공정 온도가 낮은 1번 진행 결과에서부터 차츰 electrode의 온도가 상승하면서 4번째 진행된 결과까지를 보면 점점 remain PR량이 증가하며, 차츰 그 편차가 차츰 작아지는 것을 확인할 수 있다. 비교 항목인 Top CD의 변화 및 striation 상태 역시 위에서 언급한 remain PR량 차이처럼 공정을 진행할수록 그 크기와 상태가 변화하는 것을 확인할 수 있다.
3)와 상이한 점을 확인할 수 있다. SEM 이미지상으로 측정된 etch량 및 ACL selec-tivity 등을 비교했을 때, 기존의 90℃에서 진행한 결과에 비해 그 변화의 편차가 확연히 줄어든 것을 확인할 수 있다. 또한, 각 위치에서의 CD측정 값표에서도(Fig.
3과 같이 공정 순서에 따른 etching 결과를 확인할 수 있는데, 초기 공정 온도가 낮은 1번 진행 결과에서부터 차츰 electrode의 온도가 상승하면서 4번째 진행된 결과까지를 보면 점점 remain PR량이 증가하며, 차츰 그 편차가 차츰 작아지는 것을 확인할 수 있다. 비교 항목인 Top CD의 변화 및 striation 상태 역시 위에서 언급한 remain PR량 차이처럼 공정을 진행할수록 그 크기와 상태가 변화하는 것을 확인할 수 있다. 이는 electrode의 온도가 차츰 상승하면서 공정에 미치는 영향이 변화되고 온도가 차츰 일정한 값에 saturation 되어감에 따라 그 차이가 차츰 줄어드는 것으로 판단된다.
아직은 온도의 상관성에 따른 공정차이가 발생하는 근본적인 원인연구가 좀 더 필요한 실정이나, 실제로 양산에 이미 발생하고 있는 이러한 문제점을 극복하기 위해서 공정진행 중에 발생하는 upper electro-de의 온도shift를 예방하기 위해서, 사전에 이러한 온도 변화를 미리 반영하여 실험 등을 통해 얻은 경험치의 안정 온도에 도달한 상태에서 공정을 진행하게 하여, 그 전에 발생하던 많은 문제점들을 사전에 제거하고자 하였다. 실험을 통해 이 방법이 그러한 공정시프트를 완화할 수 있는 좋은 대안임을 확인할 수 있었으며 이 방법은 현재 많은 장비들에서 발생하는 electrode 온도 변화에 따른 공정변화 이슈에 의해 발생하는 수율 drop을 개선하는 데 많은 도움이 될 수 있다.
5(b)) 동일한 결과를 확인할 수 있는데, electrode의 온도가 90℃로 유지될 때와 180℃로 유지될 때의 top hole 및 etching 대상 프로파일의 bar CD 및 V-sem 상의 bottom CD 값 등을 비교해보면 180℃로 유지될 경우가 그렇지 않을 경우에 비해 첫 번째 진행 결과와 다섯 번째 진행 결과의 각각의 값의 편차가 최대 절반으로 줄어든 것을 확인할 수 있다. 초기의 목적대로 upper electrode의 온도pre-heat-ing을 통해서 공정 순서에 따라 발생하는 공정 결과의 편차를 줄일 수 있음을 확인하였다.
질의응답
핵심어
질문
논문에서 추출한 답변
반도체 제조 공정에서 디바이스 사이즈가 점점 작아지면서 어떤 것들을 이용하고 있는가?
다양한 제품의 전자 장비의 사용에 따라 점점 큰 용량의 반도체 메모리의 사용이 요구됨으로써, 반도체 제조 공정에서도 그런 요구에 부응하기 위해 한정된 크기의 wafer에 더 많은 저장 용량을 담고자 디바이스 사이즈가 점점 작아지고 있는 것이 현재의 메모리 제조 업체들의 현실이다. 이러한 요구를 만족하기 위해 반도체 제조 공정에 이용되는 장비 역시 이전 보다 훨씬 큰 RF 파워와 많은 가스, elec-trode 사이의 좁은 갭 등, 이전보다 훨씬 다양한 공정 factor들을 이용하고 있다. 이러한 factor들이 늘어나면서 여러 가지 공정 문제점이 새롭게 발생하게 되는데 여기서 다루게 될 초기 공정 wafer의 수율 drop 현상도 그 중 하나 이다.
공정 factor들이 늘어나면서 발생하는 공정 문제 중 하나는 무엇인가?
이러한 요구를 만족하기 위해 반도체 제조 공정에 이용되는 장비 역시 이전 보다 훨씬 큰 RF 파워와 많은 가스, elec-trode 사이의 좁은 갭 등, 이전보다 훨씬 다양한 공정 factor들을 이용하고 있다. 이러한 factor들이 늘어나면서 여러 가지 공정 문제점이 새롭게 발생하게 되는데 여기서 다루게 될 초기 공정 wafer의 수율 drop 현상도 그 중 하나 이다. 초기 공정 wafer의 수율 drop 현상은 아직 공정 진행이 진행되기 전의 대기 상태의 장비가 공정을 진행해 가면서 장비 상태가 점점 변하게 되는데(ex.
공정 진행 시에 plasma의 영향으로 인한 electrode의 온도 변화는 어떤 문제를 야기하는가?
이러한 H/W의 변화에 따라 예상치 못한 문제들로 공정을 적용하는데 많은 문제점이 발생하고 있는데, 공정 진행 시에 plasma의 영향으로 인한 electrode의 온도 변화도 그 중 하나이다. 이러한 온도 변화로 인해 wafer to wafer의 공정 진행 결과가 서로 다르게 나타나게 하는 문제가 야기되고 있다. 아래의 내용에서는 상부 electrode의 온도 변화에 따른 etch 특성을 연구하고, 이를 개선할 수 있는 방법에 대해 논하고자 한다.
참고문헌 (5)
B. Chapman, Glow Discharge Processes : Sputtering and Plasma Etching (Wiley-Interscience, New York, 1980).
J. D. Plummer, M. Deal, and P. D. Griffin, Silicon VLSI Technology: Fundamentals, Practice, and Modeling (Prentice Hall, New Jersey, 2000).
J. R. Roth, Industrial Plasma Engineering: Principles (Taylor & Francis, Philadelphia, 1995).
R. d'Agostino, P. Favia, Y. Kawai, and H. Ikegami, Advanced Plasma Technology (Wiley-VCH, Weinheim, 2008).
A. A. Fridman, Plasma Chemistry (Cambridge University Press, New York, 2008).
※ AI-Helper는 부적절한 답변을 할 수 있습니다.