4가지 운영모드와 3가지 마스터 키 길이를 지원하는 블록암호 알고리듬 ARIA의 효율적인 하드웨어 구현 An Efficient Hardware Implementation of ARIA Block Cipher Algorithm Supporting Four Modes of Operation and Three Master Key Lengths원문보기
국가표준으로 제정된 블록암호 알고리듬 ARIA의 효율적인 하드웨어 구현에 대해 기술한다. 본 논문의 ARIA 암 복호 프로세서는 표준에 제시된 3가지 마스터 키 길이 128/192/256-비트와 ECB, CBC, OFB, CTR의 4가지 운영모드를 지원하도록 설계되었다. 키 확장 초기화 과정과 암 복호 과정에 사용되는 라운드 함수가 공유되도록 설계를 최적화 하였으며, 이를 통해 게이트 수를 약 20% 감소시켰다. 설계된 ARIA 암 복호 프로세서를 FPGA로 구현하여 하드웨어 동작을 검증하였으며, $0.13-{\mu}m$CMOS 표준셀로 합성한 결과 46,100 게이트로 구현되었다. 레이아웃의 면적은 $684-{\mu}m{\times}684-{\mu}m$ 이며, 200 MHz@1.2V로 동작하여 1.28 Gbps의 성능을 갖는 것으로 평가되었다.
국가표준으로 제정된 블록암호 알고리듬 ARIA의 효율적인 하드웨어 구현에 대해 기술한다. 본 논문의 ARIA 암 복호 프로세서는 표준에 제시된 3가지 마스터 키 길이 128/192/256-비트와 ECB, CBC, OFB, CTR의 4가지 운영모드를 지원하도록 설계되었다. 키 확장 초기화 과정과 암 복호 과정에 사용되는 라운드 함수가 공유되도록 설계를 최적화 하였으며, 이를 통해 게이트 수를 약 20% 감소시켰다. 설계된 ARIA 암 복호 프로세서를 FPGA로 구현하여 하드웨어 동작을 검증하였으며, $0.13-{\mu}m$ CMOS 표준셀로 합성한 결과 46,100 게이트로 구현되었다. 레이아웃의 면적은 $684-{\mu}m{\times}684-{\mu}m$ 이며, 200 MHz@1.2V로 동작하여 1.28 Gbps의 성능을 갖는 것으로 평가되었다.
This paper describes an efficient implementation of KS(Korea Standards) block cipher algorithm ARIA. The ARIA crypto-processor supports three master key lengths of 128/192/256-bit and four modes of operation including ECB, CBC, OFB and CTR. A hardware sharing technique, which shares round function i...
This paper describes an efficient implementation of KS(Korea Standards) block cipher algorithm ARIA. The ARIA crypto-processor supports three master key lengths of 128/192/256-bit and four modes of operation including ECB, CBC, OFB and CTR. A hardware sharing technique, which shares round function in encryption/decryption with key initialization, is employed to reduce hardware complexity. It reduces about 20% of gate counts when compared with straightforward implementation. The ARIA crypto-processor is verified by FPGA implementation, and synthesized with a $0.13-{\mu}m$ CMOS cell library. It has 46,100 gates on an area of $684-{\mu}m{\times}684-{\mu}m$ and the estimated throughput is about 1.28 Gbps at 200 MHz@1.2V.
This paper describes an efficient implementation of KS(Korea Standards) block cipher algorithm ARIA. The ARIA crypto-processor supports three master key lengths of 128/192/256-bit and four modes of operation including ECB, CBC, OFB and CTR. A hardware sharing technique, which shares round function in encryption/decryption with key initialization, is employed to reduce hardware complexity. It reduces about 20% of gate counts when compared with straightforward implementation. The ARIA crypto-processor is verified by FPGA implementation, and synthesized with a $0.13-{\mu}m$ CMOS cell library. It has 46,100 gates on an area of $684-{\mu}m{\times}684-{\mu}m$ and the estimated throughput is about 1.28 Gbps at 200 MHz@1.2V.
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제안 방법
128-비트 입·출력과 128/192/256-비트의 마스터 키를 지원하며, ECB, CBC, OFB, CTR 4가지 암호 운영모드를 지원하는 ARIA 암·복호 프로세서를 설계하였다.
레이아웃 후 STA(Static Timing Analysis)가 만족된 netlist에 SDF 파일과 공정 라이브러리를 첨부하여 ModelSim으로 post-layout 시뮬레이션을 수행하였다. 테스트 벡터는 국가보안기술연구소에서 만든 ARIA 알고리듬 표준문서[12]의 값을 사용하였다.
초기화 회로는 Feistel 구조를 가지며, 라운드 함수와 XOR 연산의 3회 반복으로 동작된다. 멀티플렉서를 이용하여 Feistel 구조에 있는 XOR 연산과 라운드 함수의 XOR 연산을 공유하여 사용하였다. 라운드 키 생성 회로는 그림 10과 같이 두 개의 MUX와 시프트 회로로 구성되며, 키 초기화 회로에서 생성된 Wk 값을 이용하여 on-the-fly 방식으로 라운드 키를 생성한다.
본 논문에서는 ECB, CBC, OFB, CTR의 4가지 운영모드와 128/192/256-비트의 3가지 마스터 키 길이를 지원하는 ARIA 암·복호 프로세서를 설계하였다.
본 논문에서는 그림 7과 같이 키 초기화 과정과 암·복호 과정의 라운드 함수를 공유하도록 설계하여 회로 복잡도를 최소화하였다.
본 논문에서는 회로의 면적을 줄이기 위해 ARIA 알고리듬의 키 초기화와 암·복호 라운드 변환에서 사용되는 라운드 함수를 공유하여 설계하였다.
본 논문의 ARIA 암·복호 프로세서는 ECB, CBC, OFB, CTR의 4가지 암호 운영모드와 표준에 제시된 3가지 키 길이를 지원하도록 설계되었으며, 하드웨어 구현을 통해 기능을 검증하고 성능을 평가하였다.
최종 라운드에서는 확산계층 대신 라운드 키 가산이 이루어지므로, 라운드 변환 출력에 멀티플렉서를 달아 선택적으로 확산계층을 거치지 않은 치환계층의 출력이 라운드 변환 입력으로 피드백 되도록 하였다. 홀수와 짝수 라운드의 치환계층은 S-box의 배열이 다르므로 그림 8과 같이 입력과 출력의 포트를 재배치함으로써 홀수와 짝수 라운드의 치환계층이 공유되도록 하였다.
키 초기화 회로와 암·복호 라운드 변환 회로가 라운드 함수를 공유하도록 설계하였으며, 이를 통해 약 20%의 게이트 수를 감소시켰다.
회로의 크기를 줄이기 위해 키 초기화 과정과 암·복호 과정에서 사용되는 라운드 함수를 공유하여 설계하였다.
대상 데이터
ARIA 암·복호 프로세서는 Verilog HDL로 설계되었으며, 그림 11(a)와 같이 FPGA 구현을 통해 하드웨어 동작을 검증하였다. FPGA 디바이스는 Xilinx Virtex-5XC5VSX50T가 사용되었다. 그림 11(b)는 FPGA 검증 결과이며, 평문을 암호화하여 암호문이 출력되고, 암호문을 다시 복호화 하면 원래의 평문이 출력됨을 확인할 수 있으며, 따라서 설계된 ARIA 암·복호 프로세서가 정상적으로 동작함을 확인하였다.
기능검증이 완료된 ARIA 암·복호 프로세서는 0.13-㎛ CMOS 표준셀을 이용하여 논리합성 하였으며, 46,100 게이트로 구현되었다.
이론/모형
레이아웃 후 STA(Static Timing Analysis)가 만족된 netlist에 SDF 파일과 공정 라이브러리를 첨부하여 ModelSim으로 post-layout 시뮬레이션을 수행하였다. 테스트 벡터는 국가보안기술연구소에서 만든 ARIA 알고리듬 표준문서[12]의 값을 사용하였다. post-layout 시뮬레이션 결과는 그림 13과 같다.
성능/효과
(b)는 FPGA 검증 결과이며, 평문을 암호화하여 암호문이 출력되고, 암호문을 다시 복호화 하면 원래의 평문이 출력됨을 확인할 수 있으며, 따라서 설계된 ARIA 암·복호 프로세서가 정상적으로 동작함을 확인하였다.
13-㎛CMOS 표준셀로 합성한 결과 46,100 게이트로 구현되었다. 200 MHz@1.2V로 동작하여 1.28 Gbps의 암·복호 성능을 갖는 것으로 평가되었다. 설계된 ARIA 암·복호 프로세서는 대량의 데이터를 고속으로 처리해야 하는 고성능 보안 시스템에 응용이 가능하다.
ARIA 암·복호 프로세서는 1.2V 전원 전압에서 200 MHz로 동작하여 1.28 Gbps의 처리율을 갖는 것으로 평가되었다.
사용된 FPGA 디바이스가 다르고, 합성된 게이트 수가 제시되지 않아 직접적인 비교는 어렵지만, 본 논문의 ARIA 암·복호 프로세서는 단일 라운드 반복 구조로 1.28 Gbps의 높은 처리율을 가지며, 표준에 명시된 3가지 마스터 키 길이와 4가지 암호 운영모드를 지원하는 점을 고려할 때 문헌에 발표된 결과들보다 우수한 성능을 갖는 것으로 평가된다.
설계된 ARIA 암·복호 프로세서는 FPGA 구현을 통해 기능을 검증하였으며, 0.13-㎛CMOS 표준셀로 합성한 결과 46,100 게이트로 구현되었다.
평문과 마스터 키를 인가하여 암호화하였을 때의 암호문이 표준문서의 값과 동일하며, 다시 복호하였을 때 원래의 평문이 나오는 것을 확인하여 P&R 후에도 논리동작이 정상적으로 수행되는 것을 확인하였다.
후속연구
28 Gbps의 암·복호 성능을 갖는 것으로 평가되었다. 설계된 ARIA 암·복호 프로세서는 대량의 데이터를 고속으로 처리해야 하는 고성능 보안 시스템에 응용이 가능하다.
질의응답
핵심어
질문
논문에서 추출한 답변
암호화란 무엇인가?
유ㆍ무선 네트워크를 통해 전송되거나 저장되는 정보가 제3자의 불법적인 방법에 의해 공개되거나 변경되는 보안공격으로부터 정보를 보호하기 위한 기술을 암호화라고 한다. 암호화 기술은 인터넷 기반의 정보화 사회에서 정보유통 및 저장의 기밀성, 무결성 및 상호인증 등을 위한 필수 기술로서 유ㆍ무선 통신망, 전자상거래 등에 광범위하게 사용되고 있으며, 중요성이 증대되고 있다[1].
표준에서 제시된 ARIA 암 복호 프로세서의 3가지 마스터 키 길이와 4가지 운영모드는 무엇인가?
국가표준으로 제정된 블록암호 알고리듬 ARIA의 효율적인 하드웨어 구현에 대해 기술한다. 본 논문의 ARIA 암 복호 프로세서는 표준에 제시된 3가지 마스터 키 길이 128/192/256-비트와 ECB, CBC, OFB, CTR의 4가지 운영모드를 지원하도록 설계되었다. 키 확장 초기화 과정과 암 복호 과정에 사용되는 라운드 함수가 공유되도록 설계를 최적화 하였으며, 이를 통해 게이트 수를 약 20% 감소시켰다.
전용 하드웨어를 이용한 보안 시스템에서 고속 처리와 소면적, 저전력에 초점을 맞춘 구조의 장단점은 무엇인가?
대용량 데이터의 고속 암ㆍ복호에 초점을 맞춘 하드웨어 구현을 비롯해서 스마트카드, NFC, RFID와 같은 휴대용 장치에 적합한 소면적, 저전력 하드웨어 구현 결과들이 발표되고 있다[5-10]. 고속 처리에 초점을 맞춘 하드웨어 구조는 높은 처리율을 갖는 장점이 있지만, 회로 복잡도나 전력소모 측면에서 휴대용 기기에 적합하지 않다. 반면에 소면적, 저전력 위주의 구조는 회로의 면적이나 전력소모 측면에서는 뛰어난 성능을 보이지만, 처리율이 낮다. ARIA 알고리듬의 효율적인 하드웨어 구현을 위해서는 회로 복잡도를 최소화하면서 동시에 높은 처리율을 얻기 위한 다양한 설계 최적화가 요구된다.
참고문헌 (12)
W. Stalling, Cryptography and Network Security, Prentice Hall, 1999.
국가보안기술연구소, 민관겸용 블록 암호 알고리즘 ARIA 알고리듬 명세서, http://www. nsri.re.kr/ARIA, 2004.
국가보안기술연구소, Security and Perfor- mance Analysis of ARIA, http://www. nsri.re.kr/ARIA, 2003.
FIPS Publication197, "Advanced Encryption Standard (AES),"U.S. Doc/NIST.
박진섭, 윤연상, 김용대, 양상운, 장태주, 유영갑 "ARIA 암호 알고리듬의 하드웨어 설계 및 구현," 전자공학회논문지, 제42권 SD편, 제4호, 2005.
하성주, 이종호 "블록 암호 ARIA를 위한 고속 암호기/복호기 설계," 전기학회논문지, 제57권 제9호, pp.1652-1659, 2008.
유권호, 구본석, 양상운, 장태주 "경량화된 확산계층을 이용한 32-비트 구조의 소형 ARIA 연산기 구현," 정보보호학회논문지, 제16권 제6호, pp.15-24, 2006.
박진섭, 김용대, 유영갑 "ARIA 블록 암호의 소형화 구조," 컴퓨터정보통신연구, 제13권, 제2호, pp. 101-107, 2005.
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