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NTIS 바로가기Journal of the Institute of Electronics Engineers of Korea = 전자공학회논문지, v.49 no.10, 2012년, pp.148 - 158
정진영 (한양대학교 전자통신공학과) , 최단비 (한양대학교 전자통신공학과) , 노정진 (한양대학교 전자통신공학과)
This paper presents the design of the incremental delta-sigma ADC. The proposed circuit consists of pre-amplifier, S & H circuit, MUX, delta-sigma modulator, and decimation filter. Third-order discrete-time delta-sigma modulator with 1-bit quantization were fabricated by a
핵심어 | 질문 | 논문에서 추출한 답변 |
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델타-시그마 모듈레이터 설계는 어떠한 점을 고려하여야 하는가? | Incremental 데이터 변환기는 델타-시그마 모듈레이터 구조를 기반으로 하기 때문에 conventional 델타-시그마 모듈레이터의 설계가 선행되어야 한다. 델타-시그마 모듈레이터 설계는 목표에 따라 양자화기(quantizer)의 bit수, 모듈레이터의 구조, 루프 필터의 차수 등과 같은 다양한 설계 요소를 고려해야 한다. 고 해상도의 Incremental 델타-시그마 ADC를 구현하기 위해 본 논 위해 incremental ADC의 변환주기를 200 클럭으로 결정하였으며, 샘플링 주파수를 2 ㎒로 결정하였다. | |
델타-시그마 방식의 ADC는 어떠한 장점을 가지는가? | 이러한 흐름에 따라 오버샘플링 델타-시그마 ADC (analog-to-digital converter) 가 센서 응용 분야에서 많은 관심을 받고 있다. 델타-시그마 방식의 ADC의 경우 타 구조에 비해 저 주파수 대역에서 전력 소모대비 높은 해상도를 얻을 수 있기 때문에 고해상도 설계에 적합한 델타-시그마 모듈레이터의 장점들은 앞으로 휴대용 전자제품을 포함해 광범위한 분야에 크게 요구될 것으로 판단된다[2~5]. | |
incremental ADC에서 클럭 주기 N cycle 동안만 동작하게 됨에 따라 어떠한 결과를 가지는가? | 또한 시간에 따라 지속적으로 동작이 이루어지는 일반적인 델타-시그마 ADC와는 다르게 incremental ADC는 변환기 내부에 있는 모든 저장 소자가 리셋 (Reset) 된 후, 각각의 입력의 변환주기 동안 미리 결정된 클럭 주기 N cycle 동안만 동작하게 된다[2]. 따라서 단일 입력은 N번의 클럭 주기 후에 출력 값을 가지게 된다. 결정된 N번의 클럭 주기와 모듈레이터의 차수에 의해 모듈레이터의 해상도가 결정된다. |
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