[국내논문]Gate 전하를 감소시키기 위해 Separate Gate Technique을 이용한 Trench Power MOSFET Trench Power MOSFET using Separate Gate Technique for Reducing Gate Charge원문보기
이 논문에서 Trench Power MOSFET의 스위칭 성능을 향상시키기 위한 Separate Gate Technique(SGT)을 제안하였다. Trench Power MOSFET의 스위칭 성능을 개선시키기 위해서는 낮은 gate-to-drain 전하 (Miller 전하)가 요구된다. 이를 위하여 제안된 separate gate technique은 얇은(~500A)의 poly-si을 deposition하여 sidewall을 형성함으로서, 기존의 Trench MOSFET에 비해 얇은 gate를 형성하였다. 이 효과로 gate와 drain에 overlap 되는 면적을 줄일 수 있어 gate bottom에 쌓이는 Qgd를 감소시키는 효과를 얻었고, 이에 따른 전기적인 특성을 Silvaco T-CAD silmulation tool을 이용하여 일반적인 Trench MOSFET과 성능을 비교하였다. 그 결과 Ciss(input capacitance : Cgs+Cgd), Coss(output capacitance : Cgd+Cds) 및 Crss(reverse recovery capacitance : Cgd) 모두 개선되었으며, 각각 14.3%, 23%, 30%의 capacitance 감소 효과를 확인하였다. 또한 inverter circuit을 구성하여, Qgd와 capacitance 감소로 인한 24%의 reverse recovery time의 성능향상을 확인하였다. 또한 제안된 소자는 기존 소자와 비교하여 어떠한 전기적 특성저하 없이 공정이 가능하다.
이 논문에서 Trench Power MOSFET의 스위칭 성능을 향상시키기 위한 Separate Gate Technique(SGT)을 제안하였다. Trench Power MOSFET의 스위칭 성능을 개선시키기 위해서는 낮은 gate-to-drain 전하 (Miller 전하)가 요구된다. 이를 위하여 제안된 separate gate technique은 얇은(~500A)의 poly-si을 deposition하여 sidewall을 형성함으로서, 기존의 Trench MOSFET에 비해 얇은 gate를 형성하였다. 이 효과로 gate와 drain에 overlap 되는 면적을 줄일 수 있어 gate bottom에 쌓이는 Qgd를 감소시키는 효과를 얻었고, 이에 따른 전기적인 특성을 Silvaco T-CAD silmulation tool을 이용하여 일반적인 Trench MOSFET과 성능을 비교하였다. 그 결과 Ciss(input capacitance : Cgs+Cgd), Coss(output capacitance : Cgd+Cds) 및 Crss(reverse recovery capacitance : Cgd) 모두 개선되었으며, 각각 14.3%, 23%, 30%의 capacitance 감소 효과를 확인하였다. 또한 inverter circuit을 구성하여, Qgd와 capacitance 감소로 인한 24%의 reverse recovery time의 성능향상을 확인하였다. 또한 제안된 소자는 기존 소자와 비교하여 어떠한 전기적 특성저하 없이 공정이 가능하다.
In this paper, We proposed Separate Gate Technique(SGT) to improve the switching characteristics of Trench power MOSFET. Low gate-to-drain 전하 (Miller 전하 : Qgd) has to be achieved to improve the switching characteristics of Trench power MOSFET. A thin poly-silicon deposition is processed to form side...
In this paper, We proposed Separate Gate Technique(SGT) to improve the switching characteristics of Trench power MOSFET. Low gate-to-drain 전하 (Miller 전하 : Qgd) has to be achieved to improve the switching characteristics of Trench power MOSFET. A thin poly-silicon deposition is processed to form side wall which is used as gate and thus, it has thinner gate compared to the gate of conventional Trench MOSFET. The reduction of the overlapped area between the gate and the drain decreases the overlapped charge, and the performance of the proposed device is compared to the conventional Trench MOSFET using Silvaco T-CAD. Ciss(input capacitance : Cgs+Cgd), Coss(output capacitance : Cgd+Cds) and Crss(reverse recovery capacitance : Cgd) are reduced to 14.3%, 23% and 30% respectively. To confirm the reduction effect of capacitance, the characteristics of inverter circuit is comprised. Consequently, the reverse recovery time is reduced by 28%. The proposed device can be fabricated with convetional processes without any electrical property degradation compare to conventional device.
In this paper, We proposed Separate Gate Technique(SGT) to improve the switching characteristics of Trench power MOSFET. Low gate-to-drain 전하 (Miller 전하 : Qgd) has to be achieved to improve the switching characteristics of Trench power MOSFET. A thin poly-silicon deposition is processed to form side wall which is used as gate and thus, it has thinner gate compared to the gate of conventional Trench MOSFET. The reduction of the overlapped area between the gate and the drain decreases the overlapped charge, and the performance of the proposed device is compared to the conventional Trench MOSFET using Silvaco T-CAD. Ciss(input capacitance : Cgs+Cgd), Coss(output capacitance : Cgd+Cds) and Crss(reverse recovery capacitance : Cgd) are reduced to 14.3%, 23% and 30% respectively. To confirm the reduction effect of capacitance, the characteristics of inverter circuit is comprised. Consequently, the reverse recovery time is reduced by 28%. The proposed device can be fabricated with convetional processes without any electrical property degradation compare to conventional device.
* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.
제안 방법
그림 7(a)는 아주 간단한 형태의 인버터 회로이다. 그림7(a)의 transistor에 제안된 SGT-MOSFET과 기존 trench MOSFET을 위치시켜 각 소자간의 입력 pulse 대비 반전되어 출력되는 출력의 그래프를 overlay하여 simulation하였다. 그림 7(b)는 제안된 SGT-MOSFET 소자와 기존의 trench MOSFET의 input/output 그래프인데 보이는 바와 같이 전체적인 on/off 스위칭 속도가 향상되었다.
소자 simulation은 Silvaco 사의 T-CAD를 사용하였다. Athena를 사용하여 구조를 생성하고, Altas[11]로 소자의 특성을 추출해 내었다. SGT-MOSFET은 기존 trench MOSFET에 비하여 어떠한 성능 저하 없이 Qgd 및 capacitance가 향상되었고, inverter 회로를 구성하여 스위칭 특성을 비교함으로서 소자의 성능개선을 확인하였다.
Crss는 MOSFET의 스위칭 recovery time에 영향을 미치므로 작을수록 좋다. Crss의 영향은 스위칭 delay 절에서 분석하였다.
제안된 SGT-MOSFET은 상당한 Qgd와 Cgd의 감소효과를 보았다. Qgd와 Cgd 모두 스위칭 속도와 관련된 parameter이므로 회로를 구현하여 SGT-MOSFET과 기존 MOSFET의 성능비교를 해보았다.
Athena를 사용하여 구조를 생성하고, Altas[11]로 소자의 특성을 추출해 내었다. SGT-MOSFET은 기존 trench MOSFET에 비하여 어떠한 성능 저하 없이 Qgd 및 capacitance가 향상되었고, inverter 회로를 구성하여 스위칭 특성을 비교함으로서 소자의 성능개선을 확인하였다.
본 논문에서 제안된 SGT-MOSFET은 기존 trench MOSFET과의 전기적인 특성을 비교하였으며, Separate Gate Technique에 사용된 gate의 두께 변화 외에 다른 변수 차이는 없다. Poly-si thickness는 실제 gate 저항 증가 및 공정 한계를 고려하여 50nm로 제한하였고, 주요공정변수는 표 1에 나타 내었다.
위에서 논의된 3가지 구조의 단면도를 그림 1에 나타내었다. 이 논문에서는 그림 1의 단점들을 보완하기 위해 Separate Gate Technique MOSFET이 제안되었으며, Silvaco T-Cad를 사용하여 제안된 소자와 기존 소자를 비교 분석하였다.
50nm의 oxide 위에 gate 전극으로 사용될 poly-Si을 oxide와 마찬가지로 50nm 두께로 deposition 한 것이 그림 2(b)이다. 일반적인 trench MOSFET에서는 oxidation 후 trench etching된 모든 영역에 poly-Si을 deposition하여 전극으로 사용하지만, 제안된 SGT-MOSFET은 일반적인 trench MOSFET 보다 얇은 poly-Si gate 전극을 얻기 위하여 oxide와 동일한 두께를 갖도록 poly-Si을 deposition한다. 이 후 그림 2(c)와 같이 다시 RIE 공정을 사용하여 gate bottom 영역에 상호 연결된 poly-Si을 분리하기 위한 etching을 진행한다.
이론/모형
Poly-si thickness는 실제 gate 저항 증가 및 공정 한계를 고려하여 50nm로 제한하였고, 주요공정변수는 표 1에 나타 내었다. 소자 simulation은 Silvaco 사의 T-CAD를 사용하였다. Athena를 사용하여 구조를 생성하고, Altas[11]로 소자의 특성을 추출해 내었다.
성능/효과
그림 6는 제안된 SGT-MOSFET과 기존의 trench MOSFET을 각각 비교하였다. 그 결과 Ciss, Coss 및 Crss 모두 개선되었으며, 각각 14.3%, 23%, 30%의 capacitance 감소 효과를 확인하였다. 이 효과는 앞서 다룬 gate-drain 전하(Qgd)의 감소 효과이며 이 효과는 Cgd의 감소로 이어진다.
이 효과는 앞서 다룬 gate-drain 전하(Qgd)의 감소 효과이며 이 효과는 Cgd의 감소로 이어진다. 또한 소자내부 capacitance 각각의 성분인 Ciss, Coss, Crss 모두에 Cgd의 성분이 포함되어 있으므로, 결과적으로 모든 capacitance가 감소되는 효과를 거두었다.
새롭게 제안된 Separate Gate Technique은 기존 trench MOSFET과 비교하여 전류-전압 특성, 온 저항 및 breakdown voltage등 아무런 성능 저하 없이 Qgd를 개선하였고, 그 효과를 확인하였다. 제안된 SGT-MOSFET의 simulation 결과 약 Qgd=28.
그림 5와 같이 각각 두 개의 MOSFET은 성능이 정확히 일치함을 확인할 수 있다. 성능 비교를 위해 Vgs=3, 10V 일 때의 curve를 나타내었는데, 거의 모든 구간에서 값이 일치하였다. 그림 5(a)에서 SGTMOSFET의 sidewall gate 전극은 채널형성에 영향을 미치지만 separate 되어진 gate 사이의 영역은 채널 형성에 영향을 미치지 못하였고, 소자의 전기적인 동작 특성에도 영향을 미치지 않는 것을 확인할 수 있다[9]-[10].
1ns 일 때, on에서 off로 반전이 이루어지는데, 이 때 응답속도가 빠를수록 MOSFET의 스위칭 속도가 빠르다고 할 수 있다. 성능비교를 위해 입력 pulse가 반전 되는 지점인 1.1ns에서 출력 전압이 3V가 되는 지점까지의 시간을 측정하여 스위칭 속도를 simulation하였는데 SGT-MOSFET이 기존의 trench MOSFET 보다 0.06ns 빨리 도달하였고, inverter의 스위칭 효율이 24% {(0.06ns/(1.35ns)-(1.0ns)=0.24)} 개선됨을 확인하였다.
2nC으로 나타난다. 이 결과를 확인해 보면 gate의 두께가 얇아질수록 전하 충전량이 대폭 감소한다. 하지만 250nm 이상 두꺼워 지기 시작하면, 전하충전 감소 효과가 둔화된다.
제안된 SGT-MOSFET은 상당한 Qgd와 Cgd의 감소효과를 보았다. Qgd와 Cgd 모두 스위칭 속도와 관련된 parameter이므로 회로를 구현하여 SGT-MOSFET과 기존 MOSFET의 성능비교를 해보았다.
따라서 Qgd가 쌓이는 양이 적을수록 빠르게 스위칭이 가능하다. 제안된 SGT-MOSFET의 50nm 두께를 가진 poly-Si gate의 경우 Qgd (Qgd=Cgd*Vdd)는 13.8nC이고, 기존의 trench MOSFET의 경우 19.4nC 로 측정되었고 이는 약 28.9% Qgd 개선 효과를 가져왔다. 두께에 따른 전하 값은 150nm 일 때 16nC, 250nm 일 때 18nC, 350nm 일 때 19.
새롭게 제안된 Separate Gate Technique은 기존 trench MOSFET과 비교하여 전류-전압 특성, 온 저항 및 breakdown voltage등 아무런 성능 저하 없이 Qgd를 개선하였고, 그 효과를 확인하였다. 제안된 SGT-MOSFET의 simulation 결과 약 Qgd=28.9%, Cgd=30%가 향상되었고, inverter 회로의 스위칭 성능은 24%가 개선됨을 확인하였다. 현재까지 스위칭 손실을 개선하기 위해 Qgd를 감소시키는 여러 technique이 제안되었지만, 각각의 technique들은 성능저하 있거나, 공정이 복잡해져 비용이 증가하는 등 많은 단점들을 포함하고 있었다.
현재까지 스위칭 손실을 개선하기 위해 Qgd를 감소시키는 여러 technique이 제안되었지만, 각각의 technique들은 성능저하 있거나, 공정이 복잡해져 비용이 증가하는 등 많은 단점들을 포함하고 있었다. 하지만 본 논문에서 제안된 Separate Gate Technique은 poly gate가 연결된 sidewall 단절을 위한 DRIE 공정만이 추가되므로 상대적으로 쉽게 공정이 가능하며, 소자의 전기적인 성능 저하가 없다. 또한 상당한 Qgd의 감소로 인해 Figure Of Merit (FOM : Ron*Qgd) 스위칭 손실 측면에서도 상당히 유용한 technique이 될 것이라고 예상된다.
후속연구
하지만 본 논문에서 제안된 Separate Gate Technique은 poly gate가 연결된 sidewall 단절을 위한 DRIE 공정만이 추가되므로 상대적으로 쉽게 공정이 가능하며, 소자의 전기적인 성능 저하가 없다. 또한 상당한 Qgd의 감소로 인해 Figure Of Merit (FOM : Ron*Qgd) 스위칭 손실 측면에서도 상당히 유용한 technique이 될 것이라고 예상된다.
질의응답
핵심어
질문
논문에서 추출한 답변
최근 전력 반도체 소자는 무엇을 위한 노력이 강조되어 왔는가?
최근 전력 반도체 소자는 전력 소모를 낮춰 효율을 극대화하기 위한 노력이 강조되어 왔다. 그 중 Low-voltage Power MOSFET은 자동차, 모바일 휴대폰, PMIC(power management IC) 등 다양한 분야에서 사용되며, 전력 소모를 낮추기 위해 많은 기술들이 개발 되어 왔다[1].
Low-voltage Power MOSFET은 어떤 분야에서 사용되는가?
최근 전력 반도체 소자는 전력 소모를 낮춰 효율을 극대화하기 위한 노력이 강조되어 왔다. 그 중 Low-voltage Power MOSFET은 자동차, 모바일 휴대폰, PMIC(power management IC) 등 다양한 분야에서 사용되며, 전력 소모를 낮추기 위해 많은 기술들이 개발 되어 왔다[1]. 특히 Trench power MOSFET에서 전력 손실을 줄이기 위해 중요하게 고려되어져야 할 부분은 소자의 스위칭 손실과 도통 손실이며, 이 특성들을 개선시키기 위한 구조 design이 매우 중요하다[1]-[4].
power MOSFET의 스위칭 손실을 줄일 수 있는 구조 design은 gate영역의 전하를 줄이는 것이 가장 큰 효과를 볼 수 있는 이유는?
특히 Trench power MOSFET에서 전력 손실을 줄이기 위해 중요하게 고려되어져야 할 부분은 소자의 스위칭 손실과 도통 손실이며, 이 특성들을 개선시키기 위한 구조 design이 매우 중요하다[1]-[4]. 이 중 도통 손실은 온 저항에 의해 결정되며, 스위칭 손실은 gate 전하(Qg)에 의해 결정된다. 따라서 power MOSFET의 스위칭 손실을 줄일 수 있는 구조 design은 gate영역의 전하를 줄이는 것이 가장 큰 효과를 볼 수 있고, 소자의 capacitance 또한 최소화 된다.
참고문헌 (12)
B. J. Baliga, "An overview of smart power technology," IEEE Trans. Electron Devices, vol. 38, no. 7, pp. 1568-1575, Jul. 1991.
R. J. E. Hueting, E. A. Hijzen, A.W. Ludikhuize, and M. A. A. in't Zandt, "Switching performance of low-voltage n-channel trench MOSFETs," in Proc. ISPSD, 2002, pp. 177-180.
R. J. E. Hueting, E. A. Hijzen, A. Heringa, A. W. Ludikhuize, and M. A. A. Zandt, "Gate-drain charge analysis for switching in power trench MOSFETs," IEEE Trans. Electron Devices, vol. 51, no. 8, pp. 1323-1330, Aug. 2004.
M. Darwish, C. Yue, K. H. Lui, F. Giles, B. Chan, K.-I. Chen, D. Pattanayak, Q. Chen, K. Terrill, and K. Owyang, "W-gated trench power MOSFET (WFET)," Proc. Inst. Elect. Eng.- Circuits Devices Syst., vol. 151, no. 3, pp. 238-242, Jun. 2004.
M. Darwish, C. Yue, K. H. Lui, F. Giles, B. Chan, K. Chen, D. Pattanayak, Q. Chen, K. Terrill, and K. Owyang, "A new power W-gated trench MOSFET (WMOSFET) with high switching performance," in Proc. ISPSD, Cambridge, U.K., pp. 24-27. Apr. 14-17, 2003.
H.-R. Chang, "Trench gate structure with thick bottom oxide," U.S. Patent 4 992 390, Feb. 12, 1991.
Q. Jiang, M. Wang, and . Chen, "A High-Speed Deep-Trench MOSFET With a Self-Biased Split Gate" IEEE Trans. Electron Devices, vol. 57, no. 8, pp. 1972-1977. 7 Aug. 2010.
B. J. Baliga, Modern Power Devices, 2nd ed. New York: Wiley, 1992.
B. J. Baliga, Fundamentals of Power Semiconductor Devices, New York: Springer, 2008.
Atlas User's Manual: Device Simulation Software, Silvaco Int., Santa Clara, CA, 2008.
C. K. Ong, "A mathematical model for power MOSFET capacitances" Power Electronics Specialists Conference, 1991. PESC '91 Record., 22nd Annual IEEE pp. 423-429 Jun. 1991.
※ AI-Helper는 부적절한 답변을 할 수 있습니다.