[논문]제안된 얕은 트랜치 격리에서 구조형태에 따른 제작 및 특성의 시뮬레이션

이용재

doi:10.6109/jkiice.2012.16.1.127

초록
AI-Helper

본 논문에서는, 초고집적 MOSFET를 위한 향상된 얕은 트랜치 접합 격리에서 높은 임계전압을 위한 활성영역 부분의 제안된 구조의 가장자리 효과를 시뮬레이션 하였다. 얕은 접합 격리는 트랜지스터와 트랜지스터 사이에서 전기적 격리를 하기 때문에 쌍보형-모스 기술에서 중요한 공정 요소이다. 시뮬레이션 결과, 얕은 트랜치 접합 격리 구조가 수동적인 전기적 기능 일지라도, 소자의 크기가 감소됨에 따라서, 초대규모 집적회로 공정의 응용에서 제안된 얕은 트랜치 격리 구조에서 전기적 특성의 영향은 전위차, 전계와 포화 임계 전압에서 높게 나타났다.

Abstract ▼ AI-Helper

In this paper, the edge effects of proposed structure in active region for high voltage in shallow trench isolation for very large integrated MOSFET were simulated. Shallow trench isolation (STI) is a key process component in CMOS technologies because it provides electrical isolation between transis...

In this paper, the edge effects of proposed structure in active region for high voltage in shallow trench isolation for very large integrated MOSFET were simulated. Shallow trench isolation (STI) is a key process component in CMOS technologies because it provides electrical isolation between transistors and transistors. As a simulation results, shallow trench structure were intended to be electric functions of passive, as device dimensions shrink, the electrical characteristics influence of proposed STI structures on the transistor applications become stronger the potential difference electric field and saturation threshold voltage.

주제어

AI 본문요약
AI-Helper

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문제 정의

3) 제안된 회자 모양의 구조에 따른 각각의 얕은 트랜치격리 구조에서 전위에 대한 전자분포, 전계분포, 공정 과정에서의 실리콘의 손상 부위 등을 분석하고자 하였다.
2-D 시뮬레이터(ATHENA, ATLAS)을 이용하여, 제안한 얕은 트랜치 격리 구조를 시뮬레이션 하였다. 이 시뮬레이션 연구에 대한 테스트 토대는 인텔에 의해 보고된 전형적인 45nm 기술 세대의 고성능 트랜지스터의 성능 C-MOS 용으로 설계하고자 하는 전단계 공정 기술이다.^[5]

제안 방법

2-D 시뮬레이터(ATHENA, ATLAS)을 이용하여, 제안한 얕은 트랜치 격리 구조를 시뮬레이션 하였다. 이 시뮬레이션 연구에 대한 테스트 토대는 인텔에 의해 보고된 전형적인 45nm 기술 세대의 고성능 트랜지스터의 성능 C-MOS 용으로 설계하고자 하는 전단계 공정 기술이다.
3) 제안된 회자 (Moat) 곡선화 구조에 따른 각각의 얕은 트랜치 격리 구조에서 전위 분포, 전계분포와 포화임계전압 특성을 분석하고자 한다.
두 번째 인자는 얕은 접합 격리에 의해 유기된 스트레스 때문에 얕은 트랜치 격리 공정이 활성 영역에 미치는 스트레스에 의한 실리콘의 손상이 근처의 트랜지스터 전기적 특성에 미치는 영향의 분석이다. 두 효과 들을 ATHENA, ATLAS 툴로 전기적 영향을 주는 인자들을 감소시키고, 원인이 되는 최적 공정을 정확하게 시뮬레이션 하고자 하며, 구체적인 모델링을 통해서 실제 공정설계에서 특성에 원인이 되는 두 가지 효과를 감소시킬 수 있는 얕은 트랜치 격리 구조를 개선시키고자 한다.
두 번째 인자는 얕은 접합 격리에 의해 유기된 스트레스 때문에 얕은 트랜치 격리 공정이 활성 영역에 미치는 스트레스에 의한 실리콘의 손상이 근처의 트랜지스터 전기적 특성에 미치는 영향의 분석이다. 두 효과 들을 ATHENA, ATLAS 툴로 전기적 영향을 주는 인자들을 감소시키고, 원인이 되는 최적 공정을 정확하게 시뮬레이션 하고자 하며, 구체적인 모델링을 통해서 실제 공정설계에서 특성에 원인이 되는 두 가지 효과를 감소시킬 수 있는 얕은 트랜치 격리 구조를 개선시키고자 한다.
본 연구에서 툴(ATHENA, ATLAS)을 이용한 시뮬레이션의 중요한 두 가지 결과인 좁은 폭 효과와 스트레스 관련 효과들의 특성을 제시하였다. 좁은 폭 효과에서, STI 구조는 포화임계전압에서 상당한 개선의 결과가 나타났으며, 개선된 회자 모양의 얕은 트랜치 격리는 제작 공정에서의 실리콘의 공정 스트레스에 의한 손상 부위가 트랜치 격리의 밑 부분에 크며, 초고집적회로의 소자에 미치는 영향은 작은 것으로 판단된다.

성능/효과

수직 구조 보다 기존 곡선화 모양의 구조에서 활성 영역 가장자리 부분에는 반전층이 두껍게 나타난 시뮬레이션 결과이다. 결과에서 격리 구조에서 그림 7의 가장자리 영역보다 게이트 단자에 전압이 0.6 [V]에서는 반전이 거의 엇으며, 0.8 [V]에서 반전층이 형성되기 시작하여 비교적 높은 0.86 [V]에서 포화 임계전압으로 나타났으며, 활성 영역 중앙 부분에도 거의 일정한 결과 이다.
좁은 폭 효과에서, STI 구조는 포화임계전압에서 상당한 개선의 결과가 나타났으며, 개선된 회자 모양의 얕은 트랜치 격리는 제작 공정에서의 실리콘의 공정 스트레스에 의한 손상 부위가 트랜치 격리의 밑 부분에 크며, 초고집적회로의 소자에 미치는 영향은 작은 것으로 판단된다. 또한 같은 채널 농도를 갖는 트랜지스터이라도 얕은 트랜치 격리의 구조에 따라서 포화 임계전압은 달라지며, 수직 구조 보다 기존의 곡선화 구조가 개선된 포화 임계전압이 높았으며, 여기에제안한 회자모양의 얕은 트랜치 격리구조가 가장자리 영역에서 양호한 높은 포화 임계전압 특성을 보였다. 즉 구조에서 곡선화가 잘 된 것일수록 활성영역에서 평판과 가장자리의 전기적 특성이 비슷한 특성으로 나타났다.
분석 결과 트랜지스터의 제작 부분인 활성영역의 중앙 부분과 가장자리 부분에서 포화임계전압이 동일한 특성을 나타내야 하지만 실제 제작 공정상 구조적 차이, 트랜치 제작과정에서 가장자리 부분에서의 공정 스트레스 영향, 산화막의 질등이 다르기 때문에 중앙부분이 가장자리 영역보다 높게 임계 전압 특성을 보였다.
99 [V]로 나타난 확실하게 개선된 포화 임계전압 특성의 결과가 나타났다. 전체적인 포화 임계전압 특성을 분석 결과에서 수직 모양 구조는 0.59 [V], 기존의 곡선 모양 구조는 0.86[V]로 높아졌으며, 제안된 회자 모양의 구조는 0.99[V]로 나타났다. 이는 활성영역에서의 집적회로의 트랜지스터의 동작 임계 전압(0.
본 연구에서 툴(ATHENA, ATLAS)을 이용한 시뮬레이션의 중요한 두 가지 결과인 좁은 폭 효과와 스트레스 관련 효과들의 특성을 제시하였다. 좁은 폭 효과에서, STI 구조는 포화임계전압에서 상당한 개선의 결과가 나타났으며, 개선된 회자 모양의 얕은 트랜치 격리는 제작 공정에서의 실리콘의 공정 스트레스에 의한 손상 부위가 트랜치 격리의 밑 부분에 크며, 초고집적회로의 소자에 미치는 영향은 작은 것으로 판단된다. 또한 같은 채널 농도를 갖는 트랜지스터이라도 얕은 트랜치 격리의 구조에 따라서 포화 임계전압은 달라지며, 수직 구조 보다 기존의 곡선화 구조가 개선된 포화 임계전압이 높았으며, 여기에제안한 회자모양의 얕은 트랜치 격리구조가 가장자리 영역에서 양호한 높은 포화 임계전압 특성을 보였다.
또한 같은 채널 농도를 갖는 트랜지스터이라도 얕은 트랜치 격리의 구조에 따라서 포화 임계전압은 달라지며, 수직 구조 보다 기존의 곡선화 구조가 개선된 포화 임계전압이 높았으며, 여기에제안한 회자모양의 얕은 트랜치 격리구조가 가장자리 영역에서 양호한 높은 포화 임계전압 특성을 보였다. 즉 구조에서 곡선화가 잘 된 것일수록 활성영역에서 평판과 가장자리의 전기적 특성이 비슷한 특성으로 나타났다.

후속연구

또한 실리콘 공정 동안, 도판트 불순물의 이온주입은 치환 불순물로 알려진 실리콘 격자로부터 실리콘 격자와 치환을 하는 좁은 폭 효과를 고려해야 할 필요가 있으며, 활성영역의 가장자리 영역에서의 실리콘 손상 분포는 고려되어야할 인자이다. 이를 개선하기 위한 방법이 게이트 단자에 전위를 인가할 때 포화임계전압을 높이는 방법의 개선으로 기존의 곡선화 모양의 STI 구조 보다 제안된 회자 모양의 격리 구조를 이용하면, 높은 포화 임계전압과 공정상의 스트레스로 인한 실리콘의 손상 부위가 활성영역에 영향을 감소시킴으로써 실제 응용에서는 초대규모집적회로에 영향을 최소화 할 수 있을 것으로 판단된다.

질의응답

핵심어	질문	논문에서 추출한 답변
	더 많은 정보를 더욱 빠르게 처리할 수 있는 능력을 가진 반도체 소자를 위해 필요한 것은 무엇인가?	현대 사회의급격한 정보화와 통신화는 문자, 음성 및 영상 등을 복합적으로 이용하고, 대화형으로 교환하기 위하여 더 많은 정보를 더욱 빠르게 처리할 수 있는 능력을 가진 반도체 소자를 요구하고 있다. 이를 위해 이런 시스템의 성능향상이 필수적이며, 그 핵심부품인 트랜지스터의 초고속화, 초고집적화 및 초절전화가 요구되고 있다. 트랜지스터의 게이트 절연막으로서 열산화 방법으로 성장한 산화막을 사용한 MOSFET 소자가 처음 도입된 이래 40여년간, 반도체 소자의 집적도는 SSI(100개 이하), MSI(102~103), LSI(103~104), VLSI(105~107), ULSI (>107 칩당 트랜지스터 개수) 시대로 발전을 해 왔다.
	소자의 게이트 길이를 축소하면 어떤 현상이 발생하는가?	이를 위해서 소자와 소자를 격리 시키는 격리 공정 발달이 초고집적도에 중요한 관건이 되었으며, 반도체소자크기의 축소화가 고밀도와 소자 속도를 향상시키기 위해 필요하다. 소자의 게이트 길이를 축소하면, 소스와 드레인 사이에서 발생하는 누설전류가 증가하는 단채널 효과가 발생한다. 이러한 단채널 효과로 인해 최소 게이트 길이(Lmin)는 게이트 절연막의 두께(Tox)와 소스/드레인의 접합깊이(Xj)에 비례 관계로 발전을 하였다.
	C-MOS 기술에서 중요한공정 요소는 무엇인가?	즉 절연막의 두께를 줄여야하는 초고집적화의 MOSFET 소자를 제작할 수 있다. 소스/드레인 얕은접합 형성을 위해서 소자와 소자 사이의 얕은 접합 격리는 트랜지스터 사이에서 전기적 격리를 하기 때문에 C-MOS 기술에서 중요한공정 요소이다. 비록 얕은접합 격리구조가 수동적인 전기적 기능 일지라도, 소자의 크기가 감소됨에 따라서, 트랜지스터 특성에서 얕은 접합 격리의 영향은 크게 나타난다.

참고문헌 (5)

A. Asenov et al "Simulation of Statistical Aspects of Charge Trapping and Related Degradation in Bulk MOSFETs in the Presence of Random Discrete Dopants" IEEE Trans. on ED, Vol. 57, No. 4, pp. 795-803, April 2010

상세보기
Jiying Xue et al. "A Framework for Layout-Dependent STI Stress Analysis and Stress-Aware Circuit Optimization" IEEE Trans. ED on Very Large Scale Integration (VLSI) Systems pp. 1-13, 2011
Andrew B. Kahng., et al "Exploiting STI Stress for Performance" 2007 IEEE IEDM, pp. 83-90, Dec., 2007
Chen-Yu Hsieh, et al "Distinguishing Between STI Stress and Delta Width in Gate Direct Tunneling Current of n-MOSFETs" IEEE ED Letters, Vol. 30, No. 5, pp. 529-531, May, 2009

상세보기
V. C. Su et al "Shallow-Trench-Isolation(STI)- Induced Mechanical-Stress-Related Kink- Effect Behaviors of 40-nm PD SOI NMOS Device" IEEE Trans. on Electron Devices, Vol. 55, No. 6, pp. 1588-1562, June 2008

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