본 논문에서는, 초고집적 CMOS 회로를 위한 얕은 트랜치 격리로 기존의 수직 구조 보다 개선된 성질을 갖는 새로운 구조를 제안하고자 한다. 이를 위해서 제안한 구조는 회자 모양의 얕은 트랜치 격리 구조이다. 특성 분석은 기존 수직 구조와 제안한 구조에 대해서 전자농도 분포, 열전자 스트레스의 산화막 모양, 전위와 전계 플럭스, 열 손상의 유전 전계와 소자에서 전류-전압 특성을 분석 하고자 한다. 물리적 기본 모델들은 TCAD 툴을 이용하며, 집적화 소자들에 있어서 분석 조건은 주위 조건과 전류와 시간의 인가 스트레스 조건이다. 분석 결과, 얕은 트랜치 격리 구조가 소자의 크기가 감소됨에 따라서 수동적인 전기적 기능이었다. 트랜지스터 응용에서 제안한 회자 구조의 얕은 트랜치 격리 구조가 전기적 특성에서 전위차, 전계, 전자농도 분포가 높게 나타났으며, 활성영역에서 스트레스에 의한 산화막의 영향은 감소되었다. 이 결과 데이터를 바탕으로 소자의 전류-전압 특성 결과 분석도 양호한 특성으로 나타났다.
본 논문에서는, 초고집적 CMOS 회로를 위한 얕은 트랜치 격리로 기존의 수직 구조 보다 개선된 성질을 갖는 새로운 구조를 제안하고자 한다. 이를 위해서 제안한 구조는 회자 모양의 얕은 트랜치 격리 구조이다. 특성 분석은 기존 수직 구조와 제안한 구조에 대해서 전자농도 분포, 열전자 스트레스의 산화막 모양, 전위와 전계 플럭스, 열 손상의 유전 전계와 소자에서 전류-전압 특성을 분석 하고자 한다. 물리적 기본 모델들은 TCAD 툴을 이용하며, 집적화 소자들에 있어서 분석 조건은 주위 조건과 전류와 시간의 인가 스트레스 조건이다. 분석 결과, 얕은 트랜치 격리 구조가 소자의 크기가 감소됨에 따라서 수동적인 전기적 기능이었다. 트랜지스터 응용에서 제안한 회자 구조의 얕은 트랜치 격리 구조가 전기적 특성에서 전위차, 전계, 전자농도 분포가 높게 나타났으며, 활성영역에서 스트레스에 의한 산화막의 영향은 감소되었다. 이 결과 데이터를 바탕으로 소자의 전류-전압 특성 결과 분석도 양호한 특성으로 나타났다.
In this paper, We are going to propose the novel structure with improved behavior than the conventional vertical structure for VLSI CMOS circuits. For this, the proposed structure is the moat shape for STI. We want to analysis the characteristics of simulations about the electron concentration distr...
In this paper, We are going to propose the novel structure with improved behavior than the conventional vertical structure for VLSI CMOS circuits. For this, the proposed structure is the moat shape for STI. We want to analysis the characteristics of simulations about the electron concentration distribution, oxide layer shape of hot electron stress, potential flux and electric field flux, electric field fo themal damage and current-voltage characteristics in devices. Physically based models are the ambient and stress bias conditions of TCAD tool. As a analysis results, shallow trench structure were trended to be electric functions of passive as device dimensions shrink. The electrical characteristics influence of proposed STI structures on the transistor applications become stronger the potential difference electric field and saturation threshold voltage, are decreased the stress effects of active region. The fabricated device of based on analysis results data were the almost same characteristics of simulation results data.
In this paper, We are going to propose the novel structure with improved behavior than the conventional vertical structure for VLSI CMOS circuits. For this, the proposed structure is the moat shape for STI. We want to analysis the characteristics of simulations about the electron concentration distribution, oxide layer shape of hot electron stress, potential flux and electric field flux, electric field fo themal damage and current-voltage characteristics in devices. Physically based models are the ambient and stress bias conditions of TCAD tool. As a analysis results, shallow trench structure were trended to be electric functions of passive as device dimensions shrink. The electrical characteristics influence of proposed STI structures on the transistor applications become stronger the potential difference electric field and saturation threshold voltage, are decreased the stress effects of active region. The fabricated device of based on analysis results data were the almost same characteristics of simulation results data.
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문제 정의
본 연구는 TCAD 툴(ATHENA, ATLAS)을 이용하여 기존의 MOS(Metal Oxide Semiconductor) 구조의 활성영역 가장 자리에서 기존의 수직 모양 구조와 이를 개선하기 위해서 제안한 새로운 구조인 회자 구조에 대해서 시뮬레이션하며, 이를 으용할 소자의 특성을 분석 하고자 분석한다.
이 구조에 따른 분석으로 전자농도의 분포 분석, 스트레스에 의한 실리콘의 손상이 근처의 트랜지스터 전기적 특성에 미치는 영향의 분석으로 전위 분포, 전계분포, 전자 농도 분포, 스트레스 인가 조건에 따른 가장자리에서의 산화막의 두께 영향 분석과 이 구조를 소자에 적용한 경우 드레인 전류 대 게이트 전압과 드레인 전류 대 드레인 소스 전압과의 특성 분석 각각 하고자 한다. 이 결과를 바탕으로 제안한 회자구조의 얕은 트랜치 격리 구조를 실제 공정을 하여 소자 제작을 하고자 한다.
제안 방법
본 연구에서 툴(ATHENA, ATLAS)을 이용한 시뮬레이션의 중요한 두 가지 결과인 스트레스 관련 효과들과 전기적 특성의 결과를 제시하였다. 제안한 회자 구조의 얕은 트랜치 격리는 기존의 수직 구조 보다 전자농도 분포로 나타나는 임계전압에서 상당한 개선의 결과가 나타났으며, 활성영역의 산화막 형성에서 낮은 스트레스 영향과 소자에서 전류-전압 특성 결과도 양호한 특성을 나타낸다.
이 구조에 따른 분석으로 전자농도의 분포 분석, 스트레스에 의한 실리콘의 손상이 근처의 트랜지스터 전기적 특성에 미치는 영향의 분석으로 전위 분포, 전계분포, 전자 농도 분포, 스트레스 인가 조건에 따른 가장자리에서의 산화막의 두께 영향 분석과 이 구조를 소자에 적용한 경우 드레인 전류 대 게이트 전압과 드레인 전류 대 드레인 소스 전압과의 특성 분석 각각 하고자 한다. 이 결과를 바탕으로 제안한 회자구조의 얕은 트랜치 격리 구조를 실제 공정을 하여 소자 제작을 하고자 한다.
이는 에칭 시에 스트레스가 많이 받은 부위는 산화의 속도가 빠르며, 이것이 제안한 회자 모양의 일부이다. 이를 다시 식각을 하여 제안된 구조를 제작코자 하였으며, 트랜치 벽면에 다시 열산화막으로 80 [Å] 기른다. 그 옆에 화학기상증착(CVD) 방법으로 선형을 위한 실리콘 질화막 50 [Å]을 증착을 시키고, 그 위에 선형을 위한 화학기상증착(CVD) 방법으로 산화막 120 [Å]을 증착을 시킨다.
성능/효과
게이트 단자에 바이어스를 인가한 결과 전자의 반전층이 0.6 [V] 0.8 [V]에선 거의 전자농도 분포가 나타나지 않지만, 전압이 0.5 [V]에서 전자농도 분포가 거의 나타나지 아니한 1[V] 근처와 유사한 포화 임계전압이 0.99[V]로 나타난 확실하게 개선된 전자 농도 분포를 나타내며 이 결과는 소자의 동작 시에 포화 임계전압 특성의 양호한 결과로 원하지 않는 특성이 나타나지 않는 결과가 될 것이다. 또한 Fig.
결과 분석으로는 MOSFET 구조에서 얕은 트랜치 격리 구조가 제안한 구조에 의한 소자는 전기적 영향을 기존 구조 보다 스트레스의 영향을 훨씬 낮게 미칠 수 있다는 의미로 분석된다.
본 연구에서 툴(ATHENA, ATLAS)을 이용한 시뮬레이션의 중요한 두 가지 결과인 스트레스 관련 효과들과 전기적 특성의 결과를 제시하였다. 제안한 회자 구조의 얕은 트랜치 격리는 기존의 수직 구조 보다 전자농도 분포로 나타나는 임계전압에서 상당한 개선의 결과가 나타났으며, 활성영역의 산화막 형성에서 낮은 스트레스 영향과 소자에서 전류-전압 특성 결과도 양호한 특성을 나타낸다. 제작 공정에서의 실리콘의 공정 스트레스에 의한 손상 부위가 트랜치 격리의 밑 부분에 크며, 초고집적회로의 소자에 미치는 영향은 작은 것으로 판단된다.
후속연구
제작 공정에서의 실리콘의 공정 스트레스에 의한 손상 부위가 트랜치 격리의 밑 부분에 크며, 초고집적회로의 소자에 미치는 영향은 작은 것으로 판단된다. 또한 추후 이 분석 결과를 바탕으로 고집적 소자에 대한 분석이 계속될 것이다.
질의응답
핵심어
질문
논문에서 추출한 답변
얕은 트랜치 격리는 어디에 영향을 미치는가?
소자에서 격리의 역할은 수동 격리로서의 의도한 역할에도 불구하고, 얕은 트랜치 격리는 이웃의 트랜지스터의 기구학적 상태와 전기적 성능에 영향을 미치며, 시뮬레이 션 동기는 진전 시킬 기술 개발과 소자의 설계 과정에서 트랜지스터의 주요 모델을 분석할 필요가 있었다.
반도체소자의 미세화를 위해 필요한 기술은?
빨리 변화하는 정보통신기술 산업의 높은 경쟁력의 유지를 위한 노력이 진행을 위해 기본이 되는 반도체소자의 미세화는 가장 중요한 핵심기술로 등장하고 있다. 이러한 요구에서 소자의 높은 신뢰성의 초고속, 초고집적화의 기본적인 소자제작을 위한 관련 기술이 절실하다. ICT 산업 의 제품도 초고속, 고용량, 저전력 및 고신뢰성 제품개발이 응용에서 요구된다.
ICT 산업 의 제품에 요구되는 것은?
이러한 요구에서 소자의 높은 신뢰성의 초고속, 초고집적화의 기본적인 소자제작을 위한 관련 기술이 절실하다. ICT 산업 의 제품도 초고속, 고용량, 저전력 및 고신뢰성 제품개발이 응용에서 요구된다. 이러한 요구 조건을 만족하기 위하여 반도체소자는 더욱 미세화 되어야하지만, 고집적도를 위한 미세화에는 소자사이의 격리 형태에서 물리적 한계가 대두된다.
참고문헌 (5)
M.C. Cheng, et al. "An Effective Thermal Model for FinFET Structure," IEEE Trans. Electron Devices, vol. 61, no.1, pp. 202-206, 2014.
Susanna Reggiani et. al. "TCAD Simulation of Hot-Carrier and Thermal Degradation in STI-LDMOS Transistors" IEEE Transactions on Electron Devices, Vol. 60, No. 2, pp. 691-698, Feb. 2013.
W H Lee, et al. "Characterization and Capacitive Modeling of Target Concentration- Dependent Sub threshold Swing in Silicon Biosensors" IEEE Electron Device Letters, Vol. 35, No. 5, pp. 587-589, May 2014.
S. Poli, S. Reggiani,et. al. "Hot-carrier stress induced degradation in multi-STI-Finger LDMOS: An experimental and numerical insight," Solid State Electron., vol. 65/66, pp. 57-63, Nov./Dec. 2011.
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