[논문]MD5 및 HAS-160 해쉬 알고리즘을 통합한 면적 효율적인 설계에 관한 연구

손승일

doi:10.6109/jkiice.2012.16.5.1015

MD5 및 HAS-160 해쉬 알고리즘을 통합한 면적 효율적인 설계에 관한 연구
A Study on Area-Efficient Design of Unified MD5 and HAS-160 Hash Algorithms 원문보기

한국정보통신학회논문지 = Journal of the Korea Institute of Information and Communication Engineering, v.16 no.5, 2012년, pp.1015 - 1022

손승일 (한신대학교)

초록
AI-Helper

본 논문에서는 MD5 및 HAS-160 해쉬 알고리즘을 통합한 하드웨어 설계에 대해 다룬다. MD5와 HAS-160 해쉬 알고리즘은 임의의 길이를 갖는 메시지를 512비트의 메시지 블록 단위로 처리하여 고정된 길이의 해쉬 코드를 출력한다. MD5의 해쉬 코드는 128비트이며, HAS-160 해쉬 코드는 160비트이다. 설계된 통합 해쉬 코어는 HAS-160코어와 비교하여 32%의 슬라이스를 추가적으로 사용하지만, 고정된 메시지 버퍼 공간만을 사용한다. 단계당 1클럭에 수행되는 통합 해쉬 코어는 92MHz에서 동작하며, MD5 모드에서는 724Mbps로 HAS-160 모드에서는 581Mbps의 속도로 메시지를 다이제스트(Digest)하는 성능을 갖는다. 본 논문의 통합 해쉬 코어는 전자상거래, 데이터 무결성, 디지털 서명 등의 분야에서 응용이 가능할 것으로 사료된다.

Abstract ▼ AI-Helper

This paper deals with hardware design which unifies MD5 and HAS-160 hash algorithms. Two algorithms get a message with arbitrary length and process message blocks divided into 512 bits each time and output a hash code with a fixed length. MD5 ouputs a hash code of 128 bits and HAS-160 a hash code of 160 bits. The unified hash core designed has 32% of slices overhead compared to HAS-160 core. However, there is only a fixed message buffer space used. The unified hash core which run a step in one clock cycle operates at 92MHz and has performance which digests a message in the speed of 724Mbps at MD5 and 581Mbps at HAS-160 hash mode. The unified hash core which is designed can be applicable to the areas such as E-commerce, data integrity and digital signature.

주제어

AI 본문요약
AI-Helper

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문제 정의

본 논문에서는 MD5 해쉬 알고리즘과 한국형 해쉬 표준 함수인 HAS-160 해쉬 알고리즘을 통합한 면적 효율적인 구현 방안에 대해 연구하였다. 2장에서는 MD5와 HAS-160 해쉬 함수의 특징에 대해서 설명하고, 3장에서는 각 해쉬 알고리즘에 사용하는 주요 연산 및 아키텍쳐에 대해 설명하며, 4장에는 통합 해쉬 알고리즘의 설계에 대해 설명할 것이다.
본 논문에서는 MD5와 HAS-160 해쉬 알고리즘을 통합한 통합 해쉬 코어를 설계하였다. 스텝 당 1클럭에 수행되는 통합 해쉬 코어를 기준으로 비교할 때 HAS-160 해쉬 코어에 32%의 슬라이스를 추가하면 통합된 해쉬 코어를 구현할 수 있고, 추가적인 메시지 저장을 위한 메모리를 필요로 하지 않는 면적 효율적인 구조가 됨을 알 수 있다.
본 장에서는 일반적인 해쉬 함수의 개요 및 MD5 및 HAS-160 해쉬 알고리즘의 유사성 및 차이점에 대해 논할 것이다.

제안 방법

마지막으로 본 논문에서 구현된 통합 해쉬 코어의 성능을 비교한 것이다. 본 논문에서 설계된 통합 해쉬코어는 인증, 디지털 서명, 무결성 등을 적용한 보안 분야에서 활용이 가능할 것으로 사료된다.
결과적으로 4개의 라운드가 존재하므로 HAS-160의 경우에는 총 16개의 데이터가 추가적으로 생성하여 버퍼에 저장해 놓아야 한다. 물론 수행 과정에서 생성할 수도 있지만 제어의 편의 및 다음 메시지 블록 처리의 용이성을 위해서 메시지 입력시 계산된 값을 버퍼에 저장하도록 설계하였다.
본 논문에서 설계한 통합 해쉬 알고리즘의 아키텍쳐는 먼저 C 언어를 통해 검증을 수행한 후, 이를 Verilog-HDL로 코딩하고, Xilinx사의 ISE7.1i에서 합성 및 검증하였다. 그림 MD5 해쉬 코어에 대한 시뮬레이션을 보여주고 있다.
본 논문에서는 512비트 단위의 연속적인 메시지 블록을 처리할 수 있도록 메시지 버퍼를 설계하였다. 입력이 33비트인 메시지 메모리의 경우는 최상위 1비트가 “MsgLastIn” 신호를 래치하게 된다.
그러나 HAS-160 해쉬 함수의 경우에는 각 라운드마다 추가적으로 4개의 입력 값을 생성하여 사용한다. 본 논문에서는 512비트 단위의 입력을 수신할 때 추가적으로 사용될 총 16개(4라운드 x 4개=16개)의 입력을 미리 생성하여 이중 포트 메모리에 저장하여 라운드 함수 수행시 제공하도록 함으로써 라운드 함수 구현의 복잡도를 줄였다.
본 논문에서는 MD5와 HAS-160 해쉬 코어를 개별적으로 구현해 보고, 다시 최적화하여 통합 해쉬 알고리즘 코어를 Xilinx Vertex에서 구현해 보았다. 단계당 1클럭으로 구현한 통합 해쉬 코어는 1413개의 슬라이스를 사용하며 92MHz에서 동작하였으며, 단계당 2클럭으로 구현한 통합 해쉬 코어는 1428개이 슬라이스를 사용하고 133MHz에서 동작하였다.
먼저 본 설계에서 사용한 통합 해쉬 알고리즘의 구현 블록도는 그림 3과 같다. 속도를 높이기 위해서 각 스텝 연산은 그림 3에 나타난 바와 같이 스텝 중간에 레지스터를 삽입하여 2 클럭에 수행하는 방안과 스텝당한 클럭에 수행한 방안을 모두 구현 보았다.
Mode 신호가 ‘0’이면 MD5 모드에서 동작하게 된다. 우선적으로 DataInEn신호가 활성화되어 있을 때, DataIn[31:0] 데이터가 내부의 메시지 버퍼에 담기며 16개의 워드가 쓰여지면 내부 상태머신은 즉시 MD5 해쉬 알고리즘을 수행한다. 메시지 블록에 대한 64라운드가 완료되면 RndDone신호가 한 클럭 활성화되고, 메시지 버퍼 M[32]를 통해서 전달된 값을 래치한 값을 보고 현재 메시지 블록이 최종 메시지 블록인지 여부를 판별한다.
또한 그림에서 보면 알 수 있듯이 확장 메시지 버퍼 메모리를 제공하고 있는데, 이는 HAS-160 해쉬 알고리즘이 입력되는 데이터에 기반하여 추가적으로 16개의 데이터를 생성하기 때문이다. 최초 데이터 입력시 향후 사용될 추가 데이터를 생성하여 메모리에 저장함으로써 제어의 용이성을 추구하였다. 그리고 MD5와 HAS-160은 이중 포트 메모리를 액세스하기 위한 주소 ROM을 제공하고 있다.

대상 데이터

단계당 1클럭으로 구현한 통합 해쉬 코어는 1413개의 슬라이스를 사용하며 92MHz에서 동작하였으며, 단계당 2클럭으로 구현한 통합 해쉬 코어는 1428개이 슬라이스를 사용하고 133MHz에서 동작하였다. 메시지 버퍼에 대한 메모리를 두 모델 모두 33비트x 32개 버퍼와 32비트x 32개 버퍼를 사용한다. 이 때 사용되는 32비트x 32개의 버퍼는 한국형 표준 해쉬 알고리즘인 HAS-160에서 추가적으로 생성된 데이터를 저장하는 용도로 사용된다.

성능/효과

HAS-160 해쉬 코어를 기본으로 비교할 때 스텝 2클럭으로 구현된 통합 해쉬 코어는 슬라이스 수는 32% 증가하지만, 메모리는 HAS-160에서 구현된 것을 그대로 사용하므로 추가적인 면적이 증가하지 않음을 알 수 있다.
스텝 당 1클럭에 수행되는 통합 해쉬 코어를 기준으로 비교할 때 HAS-160 해쉬 코어에 32%의 슬라이스를 추가하면 통합된 해쉬 코어를 구현할 수 있고, 추가적인 메시지 저장을 위한 메모리를 필요로 하지 않는 면적 효율적인 구조가 됨을 알 수 있다. 단계당 1클럭에 수행되는 통합 해쉬 코어는 92MHz에서 동작함을 확인하였고, MD5 해쉬 알고리즘 동작 모드에서는 최대 724Mbps의 메시지를 다이제스트(Digest)할 수 있으며, HAS-160 해쉬 알고리즘 동작모드에서는 최대 581Mbps의 메시지를 다이제스트할 수 있다.
본 논문에서는 MD5와 HAS-160 해쉬 알고리즘을 통합한 통합 해쉬 코어를 설계하였다. 스텝 당 1클럭에 수행되는 통합 해쉬 코어를 기준으로 비교할 때 HAS-160 해쉬 코어에 32%의 슬라이스를 추가하면 통합된 해쉬 코어를 구현할 수 있고, 추가적인 메시지 저장을 위한 메모리를 필요로 하지 않는 면적 효율적인 구조가 됨을 알 수 있다. 단계당 1클럭에 수행되는 통합 해쉬 코어는 92MHz에서 동작함을 확인하였고, MD5 해쉬 알고리즘 동작 모드에서는 최대 724Mbps의 메시지를 다이제스트(Digest)할 수 있으며, HAS-160 해쉬 알고리즘 동작모드에서는 최대 581Mbps의 메시지를 다이제스트할 수 있다.
시뮬레이션에 사용한 입력은 “abc”이며 최종 해쉬 결과는 “90 01 50 98 3C D2 4F B0 D6 96 3F 7D 28 E1 7F 72”이며, 4바이트씩 Little-endian 방식으로 변환하여 verilog 결과와 비교하면 동일함을 알 수 있다.

후속연구

마지막으로 본 논문에서 구현된 통합 해쉬 코어의 성능을 비교한 것이다. 본 논문에서 설계된 통합 해쉬코어는 인증, 디지털 서명, 무결성 등을 적용한 보안 분야에서 활용이 가능할 것으로 사료된다.
설계된 통합 해쉬 코어는 전자 상거래, 데이터 무결성, 디지털 서명, 대규모 암호화, 고속 네트워킹 장비 및 무선 응용 분야에 걸쳐 다양하게 응용될 수 있을 것으로 기대된다.

참고문헌 (7)

최병윤, 박영수, "하드웨어 공유와 캐리 보존 덧셈을 이용한 MD5 해쉬 프로세서의 설계", 정보보호학회논문지, 13권 제 4호, pp.139-149, Oct. 2003.
김해주, 전홍우, 신경욱, "해쉬 알고리즘 표준 HAS-160의 저면적 하드웨어 구현", 한국해양정보통신학회논문지, 제14권3호, pp.715-722, Mar. 2009.
박창섭, 암호 이론과 보안, 대영사, 1999
http://www.cast-inc.com/ip-cores/encryption/md5/cast_md5-a.pdf
TTA(한국정보통신기술협회), 해쉬 표준 함수 - 제 2 부 : 해쉬 함수 알고리즘 표준(HAS-160), Dec. 2005.
Janaka Deepakumara, Howard Heys and R. Venkatesan, "FPGA Implementation of MD5 Hash Algorithm", Canadian Conference on Electrical and Computer Engineering, Vol.2, pp.13-16, May. 2001.
Diez J. M., et al., "Hash Algorithm for Cryptographic Protocols: FPGA Implementations", 10th TELFOR' 2002, Nov. 2002.

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표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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