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16-비트 데이터 패스를 이용한 SHA-256 해시함수의 경량화 구현
Lightweight Implementation of SHA-256 Hash Function using 16-bit Datapath 원문보기

한국정보통신학회 2017년도 춘계학술대회, 2017 May 31, 2017년, pp.194 - 196  

이상현 (금오공과대학교) ,  신경욱 (금오공과대학교)

초록
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본 설계에서는 임의의 길이의 메시지를 256-비트의 해시 코드로 압축하는 해시 알고리듬인 SHA-256(Secure Hash Algorithm-256) 해시함수를 경량화 구현 설계 하였다. 미국 표준 기술연구소 NIST에서 발표한 표준문서 FIPS 180-4에 정의16된 32-비트의 데이터 패스를 16-비트로 설계하여 경량화 구현하였다. Verilog HDL로 설계된 SHA-256 해시함수는 Xilinx ISim를 사용하여 시뮬레이션 검증을 하였다. CMOS 표준 셀 라이브러리로 합성한 결과 100MHz 동작주파수에서 18,192 GE로 구현되었으며, 192MHz의 최대 동작주파수를 갖는다.

AI 본문요약
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* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.

제안 방법

  • SHA-256 해시 프로세서는 Verilog HDL을 이용하여 설계되었고, Xilinx ISim을 사용한 시뮬레이션으로 기능검증 하였다.
  • 미국 표준 기술연구소 NIST에서 발표한 표준문서 FIPS 180-2[3]에 정의된 SHA-256의 데이터 패스 32-비트를 16-비트로 줄여 경량화 하였다. 연산이 되는 블록에서 기존과 동일한 연산을 얻기 위해 캐리 레지스터와 멀티플렉서가 추가되어 게이트 수가 증가하지만 레지스터의 크기가 줄어 감소되는 게이트 수가 더 많기 때문에 경량화 설계되었다.
  • 본 설계에서는 16-비트 데이터 패스를 이용하여 SHA-256을 경량화 구현하였다. 그림 3은 설계된 하드웨어의 전체 구조이며, 하드웨어를 제어하기 위한 Control 블록, 메시지를 패딩하는 Padder 블록, 해시를 생성하기 위한 Round computation으로 구성된다.
  • 본 설계에서는 데이터 패스를 줄이므로써 하드웨어 면적이 경량화된 SHA-256 해시함수를 설계하고, Xilinx ISim을 이용하여 시뮬레이션 검증을 하였다.

대상 데이터

  • Padder 블록은 64-비트 메시지 길이 레지스터, 512-비트 패더 레지스터, 멀티플렉서로 구성된다. 메시지 길이 레지스터에 메시지 길이를 저장하고 메시지가 입력될 때마다 16씩 감소하여 그 값에 따라 메시지, “1”, “0”, 메시지 길이를 멀티플렉서로 제어하여 512-비트 레지스터에 입력한다.
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