[논문]게이트 길이와 게이트 폭에 따른 InGaZnO 박막 트랜지스터의 소자 특성 저하

이재기; 박종태

doi:10.6109/jkiice.2012.16.6.1266

초록
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게이트 길이와 폭이 다른 InGaZnO 박막 트랜지스터를 제작하고 소자의 크기에 따른 문턱전압과 음의 게이트 전압 스트레스 후의 소자 특성 저하에 관한 연구를 수행하였다. 게이트 길이가 짧은 소자는 문턱전압과 문턱전압 아래의 기울기 역수가 감소하였고 채널 폭이 작은 소자는 문턱전압이 증가 하였다. 음의 게이트 전압 스트레스 후에는 전달특성 곡선이 왼쪽으로 이동하였고 문턱전압은 감소하였으며 문턱전압 아래의 기울기 역수는 변화가 거의 없었다. 이러한 결과는 게이트 유전체에 포획된 홀 때문으로 사료된다. 게이트에 음의 스트레스 전압을 인가한 후에 게이트 길이가 짧을수록 그리고 게이트 폭이 증가할수록 문턱전압의 변화가 적은 것은 홀 주입이 적기 때문으로 사료된다.

Abstract ▼ AI-Helper

An InGaZnO thin film transistor with different gate lengths and widths have been fabricated and their device degradations with device sizes have been also performed after negative gate bias stress. The threshold voltage and subthreshold swing have been decreased with decrease of gate length. However...

An InGaZnO thin film transistor with different gate lengths and widths have been fabricated and their device degradations with device sizes have been also performed after negative gate bias stress. The threshold voltage and subthreshold swing have been decreased with decrease of gate length. However, the threshold voltages were increased with the decrease of gate lengths. The transfer curves were negatively shifted after negative gate stress and the threshold voltage was decreased. However, the subthreshold swing was not changed after negative gate stress. This is due to the hole trapping in the gate dielectric materials. The decreases of the threshold voltage variation with the decrease of gate length and the increase of gate width were believed due to the less hole injection into gate dielectrics after a negative gate stress.

주제어

AI 본문요약
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문제 정의

본 연구에서는 하부게이트 구조의 InGaZnO 박막트랜지스터를 제작하여 게이트 길이와 게이트 폭에 따른 소자의 전기적 특성 분석과 NBS에서 소자 특성 저하를 측정 분석하였다.

제안 방법

유리 기판위에 게이트 전극으로 Mo를 증착하였고 그 위에 PECVD 방법으로 게이트 유전체인 Si₃N₄를 두께 200 nm 증착하였다. 그리고 몰비가 In₂O₃:Ga₂O₃:ZnO =1: 1: 1인 스퍼터링 타겟을 사용하여 RF 스퍼트링 방법으로 두께 50 nm의 InGaZnO 산화물 반도체 층을 증착하였다.
사진식각 방법으로 채널 영역을 정의한 후에 습식 에칭으로 채널외의 InGaZnO을 식각 하고 스퍼터링으로 두께 150 ㎚의 Mo층을 소스 및 드레인 전극으로 증착하였다. 그리고 사진식각 방법으로 전극 영역을 정의한 후에 lift-off 방법으로 다른 부분의 Mo층을 식각하였다.
그리고 사진식각 방법으로 전극 영역을 정의한 후에 lift-off 방법으로 다른 부분의 Mo층을 식각하였다. 전기적 특성 분석은 Agilent B1500A 반도체 파라미터 분석기를 사용하였고 NBS 측정 시에는 소스와 드레인은 접지를 하고 게이트에 -22 V의 전압을 인가하면서 측정 시간 마다 스트레스를 중지하고 드레인 전류를 측정하였다. 측정에 사용된 소자는 게이 폭이 10 ㎛로 일정하고 게이트 길이가 4 ㎚부터 25 ㎛인 것과 게이트 길이가 10 ㎚로 일정하고 게이트 폭이 10 ㎛부터 104 ㎛인 것이다.

대상 데이터

그림 1과 같은 구조의 하부게이트 구조 InGaZnO 박막 트랜지스터를 제작하였다. 유리 기판위에 게이트 전극으로 Mo를 증착하였고 그 위에 PECVD 방법으로 게이트 유전체인 Si₃N₄를 두께 200 nm 증착하였다.
그림 1과 같은 구조의 하부게이트 구조 InGaZnO 박막 트랜지스터를 제작하였다. 유리 기판위에 게이트 전극으로 Mo를 증착하였고 그 위에 PECVD 방법으로 게이트 유전체인 Si₃N₄를 두께 200 nm 증착하였다. 그리고 몰비가 In₂O₃:Ga₂O₃:ZnO =1: 1: 1인 스퍼터링 타겟을 사용하여 RF 스퍼트링 방법으로 두께 50 nm의 InGaZnO 산화물 반도체 층을 증착하였다.
전기적 특성 분석은 Agilent B1500A 반도체 파라미터 분석기를 사용하였고 NBS 측정 시에는 소스와 드레인은 접지를 하고 게이트에 -22 V의 전압을 인가하면서 측정 시간 마다 스트레스를 중지하고 드레인 전류를 측정하였다. 측정에 사용된 소자는 게이 폭이 10 ㎛로 일정하고 게이트 길이가 4 ㎚부터 25 ㎛인 것과 게이트 길이가 10 ㎚로 일정하고 게이트 폭이 10 ㎛부터 104 ㎛인 것이다.

이론/모형

사진식각 방법으로 채널 영역을 정의한 후에 습식 에칭으로 채널외의 InGaZnO을 식각 하고 스퍼터링으로 두께 150 ㎚의 Mo층을 소스 및 드레인 전극으로 증착하였다. 그리고 사진식각 방법으로 전극 영역을 정의한 후에 lift-off 방법으로 다른 부분의 Mo층을 식각하였다. 전기적 특성 분석은 Agilent B1500A 반도체 파라미터 분석기를 사용하였고 NBS 측정 시에는 소스와 드레인은 접지를 하고 게이트에 -22 V의 전압을 인가하면서 측정 시간 마다 스트레스를 중지하고 드레인 전류를 측정하였다.

성능/효과

본 연구에서 제작된 소자 구조는 그림 1에서와 같이 stagger 구조이므로 게이트 폭이 짧을수록 stagger 면적이 차지하는 비중이 증가하게 된다. 그 결과 게이트 폭이 짧을수록 문턱전압이 증가하고 SS도 증가하는 것으로 사료된다.
그 결과 문턱전압은 감소하게 되나 드레인 전류 변화는 거의 없는 것을 알 수 있다. 그리고 SS는 스트레스 시간에 따라 변하지 않고 거의 일정한 것을 확인할 수 있다.
게이트 폭이 증가할수록 sta- gger 면적으로 인한 전자 공핍현상이 상대적으로 적게 되므로 게이트 폭이 짧은 소자에 비해 채널의 전자 수는 많고 홀수는 감소하게 된다. 그 결과로 게이트 폭이 증가할수록 홀 주입이 감소하여 문턱전압의 변화가 적은 것으로 사료된다.
로 인해 채널의 전자 수가 감소하게 되므로 문턱전압이 증가하게 된다. 본 연구에서 제작된 소자 구조는 그림 1에서와 같이 stagger 구조이므로 게이트 폭이 짧을수록 stagger 면적이 차지하는 비중이 증가하게 된다. 그 결과 게이트 폭이 짧을수록 문턱전압이 증가하고 SS도 증가하는 것으로 사료된다.

질의응답

핵심어	질문	논문에서 추출한 답변
	InGaZnO 박막트랜지스터의 특징은?	InGaZnO 박막트랜지스터는 비교적 큰 이동도와 큰 ON/OFF 전류비가의 등의 전지적 특성이 우수하고 투명한 특성을 갖고 있으므로 AMOLED등의 디스플레이 소자의 구동 트랜지스터로 유망하여 최근에 많은 연구가 진행되고 있다. 박막 트랜지스터의 성능을 개선하기 위한 InGaZnO 박막의 증착 공정 방법과 게이트 유전체의 종류와 공정 기술에 관한 연구 등이 활발하게 진행되고 있다[1].
	산화물 트랜지스터를 디스플레이 소자에 적용하기 위해서 중요한 연구과제는 무엇인가?	특히 유전상수가 큰 게이트 유전체를 사용하므로 소자의 전기적 특성을 개선하기 위한 연구가 활발하다[2-3]. 산화물 트랜지스터를 실제로 디스플레이 소자에 적용하기 위해서는 소자의 성능 개선과 더불어 소자의 신뢰도를 개선하는 것이 중요한 연구과제 이다. 게이트에 양과 음의 스트레스 전압을 인가하므로 소자 특성 저하 되는 현상과 이를 개선하기 위한 연구가 많이 되고 있다.
	문턱전압 아래 특성이 게이트 폭이 큰 소자가 더 좋음을 알 수 있는 근거는?	0V, 상온에서 게이트 길이는 10 ㎛ 로 동일하면서 게이트 폭이 4 ㎛및 104 ㎛인 소자의 전달특성 곡선을 나타낸 것이다. 게이트 폭이 104 ㎛소자의 드레인 전류가 8um 소자보다 큰 것을 알 수 있다. 누설전류는 두 소자가 비슷하고 ON/OFF 전류비는 게이폭 8um소자는 약 106 정도이고 104 ㎛소자는 약 107 정도로 비교적 큰 것을 알 수 있다. 그림으로부터 문턱전압 아래의 기울기 역수인 SS는 8um 소자가 0.38 V/dec로 게이트 길이 104 ㎛의 0.28 V/dec 보다 큰 것을 알 수 있다. 문턱전압 아래 특성은 게이트 폭이 큰 소자가 더 좋음을 알 수 있다.

참고문헌 (15)

K.S. Son, J.S. Jung, K.H. Lee, T.S. Kim, J.S. Park, K.C. Park, J.Y. Kwon, B. Koo, and S.Y. Lee, "Highly stable double gate Ga-In-Zn-O thin film transistor," IEEE Electron Device Lett. vol. 31, no. 8, pp. 812-814, 2010

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J.S. Park, T.S. Kim, K.S. Son, J.S. Jung, K.H. Lee, J.Y. Kwon, B. Koo, and S. Lee, "Influence of illumination on the nega-tive-bias stability of transparent hafnium-indium-zinc oxide thin-film transistors," IEEE Electron Device Lett. vol. 31, no. 5, pp. 440-442, 2010

상세보기
K.H. Ji, J.I. Kim, Y.G. Mo, J.H. Jeong, S. Yang, C.S. Hwang, S.H. Park, M.K. Ryu, S.Y. Lee, and J.K. Jeong, "Comparative study on light-induced bias stress instability of IGZO transistors with SiNx and SiO2 gate dielectrics," IEEE Electron Device Lett. vol.31, no.12, pp.1404-1406, 2010

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J.M. Lee, I.T. Cho, J.H. Lee, and H.I. Kwon, "Bias stress induced stretched exponential time dependence of threshold voltage shit in InGaZnO thin film transistors," Appl. Phys. Lett. vol. 93, p.093504, 2008

상세보기
M.E. Lopes, H.L. Gomes, M.C.R. MedeI- ros, P. Barquinha, L. Pereira, E. Fortunato, R. Martins, and I. Ferreira, "Gate-bias stress in amorphous oxide semiconductor thin-film transistors,"Appl. Phys. Let. vol.95, p.063502, 2009

상세보기
K. Nomura, T. Kamiya, M. Hirano, and H. Hosono, "Origin of threshold voltage shifts in room temperature deposited and annealed a-In-Ga-Zn-O thin film transi-stors," Appl. Phys. Lett. vol. 95, p. 013502, 2009

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A. Suresh and J.F. Muth, "Bias stress stability of indium gallium zinc oxide channel based transparent thin film transistors," Appl. Phys. Lett. vol. 92, p.033502, 2008

상세보기
C.T. Tsai, T.C. Chang, S.C. Chen, I. Lo, S.W. Tsao, M.C. Hung, J.J. Chang, C.Y. Huang, and C.Y. Huang, " Influence of positive bias stress on N2O plasma improved InGaZnO thin film transistor, " Appl. Phys. Lett. vol. 96, p. 242105, 2010

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T.C. Fung, C.S. Chung, C. Chen, K. Abe, R. Cottle, M. Townsend, H. Kumomi, and J. Kanicki, "Two-dimensional numerical simulation of radio frequency sputter amorphous In-Ga-Zn-O thin film transistors," J. of Applied Physics, vol. 106, p. 084511, 2009

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S.M.Lee, C.G. Yu, W.J. Cho, and J.T. Park," Hot carrier degradation of InGa- ZnO thin film transistor under light illumination at elevated temperature," Solid-state Electronics, 예정
D.W. Kwon, J.H. Kim, J.S. Chang, S.W. Kim, M.C. Sun, G. Kim, H.W. Kim, J.C. Park, I.S. Song, C.J. Kim, U.I. Jung, and B.G. Park, "Charge injection from gate electrode by simultaneous stress of optical and electrical bias in HfInZnO amorphous oxide thin film transistors," Appl. Phys. Lett. vol. 97, p. 193504, 2010

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I. Song, S. Kim, H. Yin, C. Kim, J. Park, S. Kim, H. Choi, E. Lee, and Y. Park, "Short channel characteristics of Gallium-Indium-Zinc-Oxide thin film transistors for three dimensional stacking memory," IEEE Electron Device Lett. vol. 29, no. 6, pp. 549-551, 2008

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S. Lee, J. Park, K. Jeon, S. Kim, Y. Jeon, A. Kim, D.M. Kim, J.C. Park, and C. J. Kim, "Modeling and characteriz- ation of metal-semiconductor-based sou- rce-drain contacts in amorphous InGa- ZnO thin film transistors, Appl. Phys. Lett. vol. 96, p. 113506, 2010

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J.K. Jeong, H.W. Yang, J.H. Jeong, Y.G. Mo, and H.D. Kim, "Origin of threshold voltage instability in indium-gallium- zinc-oxide thin film transistors," Appl. Phys. Lett. vol. 93, p. 123508, 2008

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S.H. Choi, and M.K. Han, "Effects of channel width on negative shift of threshold voltage, including stress-indu- ced hump phenomenon in InGaZnO thin film transistor under high-gate and drain bias stress," Appl. Phys. Lett. vol. 100, p. 043503, 2012

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