최소 단어 이상 선택하여야 합니다.
최대 10 단어까지만 선택 가능합니다.
다음과 같은 기능을 한번의 로그인으로 사용 할 수 있습니다.
NTIS 바로가기Journal of the Institute of Electronics Engineers of Korea = 전자공학회논문지, v.50 no.12, 2013년, pp.71 - 79
강정명 (성균관대학교 정보통신대학) , 정우철 (성균관대학교 정보통신대학) , 권기원 (성균관대학교 정보통신대학) , 전정훈 (성균관대학교 정보통신대학)
This paper describes a 12.5 Gb/s low-power receiver design with equalizer adaptation. The receiver adapts to channel and chip process variation by adaptation circuit using sampler and serializer. The adaptation principle is explained. It describes technique receiving ground referenced differential s...
* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.
핵심어 | 질문 | 논문에서 추출한 답변 |
---|---|---|
이퀄라이저 적응 방식은 어떻게 구분되는가? | 이퀄라이저 적응 방식에는 아날로그 방식[4~7]과 디지털 방식으로 구분할 수 있다. 디지털 방식은 데이터와에지의 샘플링 결과를 디지털 블록에서 분석하여 이퀄라이저 탭을 조절한다. | |
이퀄라이저 디지털 방식은 어떤 방식인가? | 이퀄라이저 적응 방식에는 아날로그 방식[4~7]과 디지털 방식으로 구분할 수 있다. 디지털 방식은 데이터와에지의 샘플링 결과를 디지털 블록에서 분석하여 이퀄라이저 탭을 조절한다.[8] 아날로그 방식은 이퀄라이저 출력 신호의 파워 스펙트럼 분석을 하여 이퀄라이저의 탭을 조절하는 방식이 주류를 이루고, 슬라이서(Slicer) 를 사용한 방식과 사용하지 않은 방식으로 대별된다. | |
경계 주파수를 계산의 단점은? | 그 경계 주파수의 고역, 저역 필터를 이퀄라이저 출력 신호에 적용시켜 저주파 에너지와 고주파 에너지가 같게 되도록 탭을 조정한다.[5] 하지만 이 방법은 트랜지스터의 특성 변화와 필터 대역폭의 변화로 인하여 이상적인 신호의 기준 변화가 생긴다는 단점을 갖는다. 두 번째로 슬라이서를 사용한 방식은 슬라이서를 통해 이상적인 기준신호를 만들고 이퀄라이저 출력 신호와 에너지 스펙트럼을 비교하여 이퀄라이저의 탭을 조절한다. |
D. A. Johns and D. Essig, "Integrated circuits for data transmission over twisted-pair channels," IEEE Journal of Solid-State Circuits, vol. 32, pp.398-406, Mar. 1997.
Poulton, J. et al., "A 14-mW 6.25-Gb/s Transceiver in 90-nm CMOS," IEEE Journal of Solid-State Circuits, vol. 42, no. 12, pp. 2745-2757, Dec. 2007.
Dong Hun Shin, "A 1-mW 12-Gb/s Continuous-Time Adaptive Passive Equalizer in 90-nm CMOS," IEEE Custom Integrated Circuit Conference, pp. 117-120, Sept. 2009.
Jri Lee, "A 20-Gb/s Adaptive Equalizer in 0.13-um CMOS Technology," IEEE Journal of Solid-State Circuits, vol. 41, pp. 2058-2066, Sept. 2006.
S. Gondi, et al., "A 10Gb/s CMOS adaptive equalizer for backplane applications," IEEE International Solid-State Circuits Conference, pp. 328-601, Feb. 2005.
Jong-Sang Choi, et al., "A 0.18-um CMOS 3.5-Gb/s Continuous-Time Adaptive Cable Equalizer Using Enhanced Low-Frequency Gain Control Method," IEEE Journal of Solid-State Circuits, vol. 39, pp. 419-425, Mar. 2004.
Dongmyung Lee, et al., "An 8.5-Gb/s Fully Integrated CMOS Optoelectronic Receiver Using Slope-Detection Adaptive Equalizer," IEEE Journal of Solid-State Circuits, vol. 45, pp. 2861-2873, Dec. 2010.
Yan-Bin Luo, et al., "A 250Mb/s-to-3.4Gb/s HDMI Receiver with Adaptive Loop Updating Frequencies and an Adaptive Equalizer," IEEE International Solid-State Circuits Conference, pp. 190-191, Feb. 2009.
Mira Lee, et al., "Low Power 4-Gb/s Receiver for GND-referenced Differential Signaling," Journal of IEEK, vol. 49, no. 9, pp. 244-250, Sept. 2012.
H. Uchiki, et al., "A 6Gb/s RX Equalizer Adapted Using Direct Measurement of the Equalizer Output Amplitude," IEEE International Solid-State Circuits Conference, pp. 104-599, Feb. 2008.
Youngsam Moon, "A 6Gbps CMOS Feed-Forward Equalizer Using A Differentially-Connected Varactor," Journal of IEEK, SD, vol. 46, no.2, pp. 64-70, Feb. 2009.
C.-F. Lia, S.-I Liu, "A 40Gb/s CMOS Serial-Link Receiver with Adaptive Equalization and CDR," IEEE International Solid-State Circuits Conference, 2008.
H. Wang et al., "A 21-Gb/s 87-mW transceiver with FFE/DFE/linear equalizer in 65-nm CMOS technology," in IEEE Symp. VLSI Circuits Dig. Tech. Papers, pp. 50-51, June 2009.
*원문 PDF 파일 및 링크정보가 존재하지 않을 경우 KISTI DDS 시스템에서 제공하는 원문복사서비스를 사용할 수 있습니다.
※ AI-Helper는 부적절한 답변을 할 수 있습니다.