[논문]이퀄라이저 적응기를 포함한 12.5-Gb/s 저전력 수신단 설계

강정명; 정우철; 권기원; 전정훈

doi:10.5573/ieek.2013.50.12.071

이퀄라이저 적응기를 포함한 12.5-Gb/s 저전력 수신단 설계
A 12.5-Gb/s Low Power Receiver with Equalizer Adaptation 원문보기

Journal of the Institute of Electronics Engineers of Korea = 전자공학회논문지, v.50 no.12, 2013년, pp.71 - 79

강정명 (성균관대학교 정보통신대학) , 정우철 (성균관대학교 정보통신대학) , 권기원 (성균관대학교 정보통신대학) , 전정훈 (성균관대학교 정보통신대학)

초록
AI-Helper

본 논문에서는 이퀄라이저 적응기(adaptation)를 포함하는 12.5 Gb/s 저전력 수신단 설계에 대해서 기술한다. 샘플러와 직렬 변환기를 사용한 저전력 아날로그 이퀄라이저 적응기를 구현함으로써 채널과 칩 공정 변화에 능동적으로 적응할 수 있으며 그 적응 원리에 대해서 설명한다. 또한 저전력을 위한 전압 모드 송신기의 접지 기반 차동 신호를 수신하는 기술에 대해서 설명하였다. 17.6 dB의 피킹 이득을 갖는 CTLE(Continuous Time Linear Equalizer)는 6.25 GHz에서 -21 dB 손실을 갖는 채널의 길게 늘어지는 ISI(Inter Symbol Interference)를 제거한다. 45 nm CMOS 공정을 이용하여 eye diagram에서 200 mV의 전압 마진과 0.75 UI의 시간 마진을 갖고 0.87 mW/Gb/s의 낮은 전력 소모를 유지한다.

Abstract ▼ AI-Helper

This paper describes a 12.5 Gb/s low-power receiver design with equalizer adaptation. The receiver adapts to channel and chip process variation by adaptation circuit using sampler and serializer. The adaptation principle is explained. It describes technique receiving ground referenced differential signal of voltage-mode transmitter for low-power. The CTLE(Continuous Time Linear Equalizer) having 17.6 dB peaking gain to remove long tail ISI caused channel with -21 dB attenuation. The voltage margin is 210 mV and the timing margin is 0.75 UI in eye diagram. The receiver consumes 0.87 mW/Gb/s low power in 45 nm CMOS technology.

주제어

AI 본문요약
AI-Helper

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문제 정의

본 논문에서는 샘플된 데이터를 활용하는 저전력 슬라이서를 사용하여 이퀄라이저 적응기를 구현하였으며 이를 이용한 12.5-Gb/s 저전력 수신단에 대해 설명한다. Ⅱ장에서 구현한 수신단과 이퀄라이저 적응기의 세부사항을 설명하고, Ⅲ장에서 수신단의 시뮬레이션 결과를 분석하며, Ⅳ장에서 결론을 맺는다.

제안 방법

5-Gb/s 수신단을 설계하였다. 45nm CMOS 공정을 사용하여 6.25GHz에서 17.6dB의 이득을 갖는 CTLE를 구현하였으며, 채널과 칩의 변화에 적응 할 수 있는 적응기를 샘플러와 직렬 병렬기를 이용하여 저전력으로 구현할 수 있었다. 12.
이는 드라이버를 통해 손실 없이 수신기 입력단으로 인가되고 수신단은 이를 복구하여 다시 40 bit 병렬 데이터로 출력한다. 검증 블록(verification)은 이 출력 데이터와 최초 PRBS 생성기에서 생성한 데이터를 비교하여 수신단의 데이터 패스 검증을 자체적으로 수행한다.
공급 전압 1.1 V의 저전력 45 nm CMOS 공정을 이용하여 그림 13과 같이 수신단 설계를 하였으며 이퀄라이저 적응기까지 포함하여 전체 면적은 320 um×320 um이다.
첫 번째로 슬라이서를 사용하지 않은 경우 이상적인 신호의 저주파 에너지와 고주파 에너지가 같게 되는 경계 주파수를 계산을 통해 찾는다. 그 경계 주파수의 고역, 저역 필터를 이퀄라이저 출력 신호에 적용시켜 저주파 에너지와 고주파 에너지가 같게 되도록 탭을 조정한다.^[5] 하지만 이 방법은 트랜지스터의 특성 변화와 필터 대역폭의 변화로 인하여 이상적인 신호의 기준 변화가 생긴다는 단점을 갖는다.
저역 필터와 고역 필터는 저항과 캐패시터의 직렬연결로 구현할 수 있다. 기준신호에 사용되는 필터와 이퀄라이저에 사용되는 필터를 가까이 배치하고 필터 크기를 크게 하였다. 이로써 공정 변화에 둔감하고 두 필터의 경계주파수가 함께 변하도록 함으로써, 적응 결과에 큰 영향을 주지 않게 설계할 수 있다.
25 GHz 의 대역폭과 큰 이득이 필요하기 때문에 많은 전력을 소모하는 멀티 스테이지의 구조를 사용한다. 본 연구에서는 별도의 슬라이서를 구현하지 않고, 기존의 샘플러의 출력을 이용하여 기준신호를 생성한다. 샘플러는 기본적으로 슬라이서의 기능을 수행하는데, 2개의 6.
이퀄라이저 적응 기능을 갖춘 저전력 12.5-Gb/s 수신단을 설계하였다. 45nm CMOS 공정을 사용하여 6.
크게 CTLE(Continuous-Time Linear Equalizer), 이퀄라이저 적응기, CDR(Clock and Data Recovery)과 PLL(Phase Locked Loop), 병렬 변환기(deserializer), BIST(Built-in Self Test)를 위한 루프백 (loop-back) 블록으로 구성 되어 있다. 저전력 송수신 시스템 구현을 위해 400 mV 이하의 접지 기반 차동신호를 수신하므로 이에 필요한 입력 신호 레벨 변화와 채널의 고주파 대역의 신호 손실을 보상하는 기능을 CTLE에 구현하였다. 입력 공통 전압 레벨이 변하더라도 CTLE의 바이어스 전류를 일정하게 하기 위하여 바이어스 회로가 존재한다.
그 결과 CTLE의 바이어스가 변하여 전체적인 특성 변화가 발생한다. 증폭기를 통해 입력 공통 전압을 감지하고 레벨시프터의 레플리카를 사용하여 입력의 공통 전압이 변하더라도 레벨시프터에 일정한 전류를 공급할 수 있도록 하였다.
^[8] 아날로그 방식은 이퀄라이저 출력 신호의 파워 스펙트럼 분석을 하여 이퀄라이저의 탭을 조절하는 방식이 주류를 이루고, 슬라이서(Slicer)를 사용한 방식과 사용하지 않은 방식으로 대별된다. 첫 번째로 슬라이서를 사용하지 않은 경우 이상적인 신호의 저주파 에너지와 고주파 에너지가 같게 되는 경계 주파수를 계산을 통해 찾는다. 그 경계 주파수의 고역, 저역 필터를 이퀄라이저 출력 신호에 적용시켜 저주파 에너지와 고주파 에너지가 같게 되도록 탭을 조정한다.

대상 데이터

시뮬레이션에 사용된 채널은 6.25 GHz에서 –21 dB 의 감쇄를 갖는다.

이론/모형

이퀄라이저 구조는 디제너레이션 저항과 캐패시터를 사용한 보편적인 소스 디제너레이션 공통 증폭기(source degeneration common source amplifier)를 사용하였다.^[7～11] 5 bit의 저항 조절을 통해 저주파 이득을–1.

성능/효과

오프셋 보정이 가능한 스트롱 암 구조의 샘플러를 그림 4에 나타내었다. 4개의 샘플러에서 4-위상의 6.25 GHz 클락으로 각각 샘플링하고 그 결과인 6.25 Gb/s 데이터 2개와 에지 2개를 CDR로 전달한다. 최대 민감도는 20 mV이며, 레벨시프터, 이퀄라이저, 버퍼, 샘플러의 누적 오프셋을 보정하기 위해 샘플러의 차동 전류 경로에 전류의 변화를 인가함으로써 4 mV 단위로 최대 30 mV의 오프셋 조정이 가능하다.
레벨시프터의 게이트 바이어스 전압(V _bias)을 고정한다면 입력의 공통 전압이 변할 때 바이어스 전류(I_bias)가 변하게 되어 출력 공통모드 전압이 변하게 된다. 그 결과 CTLE의 바이어스가 변하여 전체적인 특성 변화가 발생한다. 증폭기를 통해 입력 공통 전압을 감지하고 레벨시프터의 레플리카를 사용하여 입력의 공통 전압이 변하더라도 레벨시프터에 일정한 전류를 공급할 수 있도록 하였다.
입력 공통 전압 레벨이 변하더라도 CTLE의 바이어스 전류를 일정하게 하기 위하여 바이어스 회로가 존재한다. 또한, 샘플러(sampler)를 이용한 저전력 이퀄라이저 적응기를 사용함으로써 채널의 손실 변화와 칩 공정 변화에 대응하는 것이 가능하다.
85 V 부근으로 증가시킨다. 부하로 저항과 인덕터를 사용함으로써 대역폭 확장을 통해 6.25 GHz의 주파수에서 3.3 dB의 피킹 이득을 얻을 수 있다. 레벨시프터의 게이트 바이어스 전압(V _bias)을 고정한다면 입력의 공통 전압이 변할 때 바이어스 전류(I_bias)가 변하게 되어 출력 공통모드 전압이 변하게 된다.

질의응답

핵심어	질문	논문에서 추출한 답변
	이퀄라이저 적응 방식은 어떻게 구분되는가?	이퀄라이저 적응 방식에는 아날로그 방식[4～7]과 디지털 방식으로 구분할 수 있다. 디지털 방식은 데이터와에지의 샘플링 결과를 디지털 블록에서 분석하여 이퀄라이저 탭을 조절한다.
	이퀄라이저 디지털 방식은 어떤 방식인가?	이퀄라이저 적응 방식에는 아날로그 방식[4～7]과 디지털 방식으로 구분할 수 있다. 디지털 방식은 데이터와에지의 샘플링 결과를 디지털 블록에서 분석하여 이퀄라이저 탭을 조절한다.[8] 아날로그 방식은 이퀄라이저 출력 신호의 파워 스펙트럼 분석을 하여 이퀄라이저의 탭을 조절하는 방식이 주류를 이루고, 슬라이서(Slicer) 를 사용한 방식과 사용하지 않은 방식으로 대별된다.
	경계 주파수를 계산의 단점은?	그 경계 주파수의 고역, 저역 필터를 이퀄라이저 출력 신호에 적용시켜 저주파 에너지와 고주파 에너지가 같게 되도록 탭을 조정한다.[5] 하지만 이 방법은 트랜지스터의 특성 변화와 필터 대역폭의 변화로 인하여 이상적인 신호의 기준 변화가 생긴다는 단점을 갖는다. 두 번째로 슬라이서를 사용한 방식은 슬라이서를 통해 이상적인 기준신호를 만들고 이퀄라이저 출력 신호와 에너지 스펙트럼을 비교하여 이퀄라이저의 탭을 조절한다.

참고문헌 (13)

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상세보기
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