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[국내논문] 멀티-기가비트 WPAN 시스템을 위한 고속 QC-LDPC 복호기 구조
High-Throughput QC-LDPC Decoder Architecture for Multi-Gigabit WPAN Systems 원문보기

Journal of the Institute of Electronics Engineers of Korea = 전자공학회논문지, v.50 no.2, 2013년, pp.104 - 113  

이한호 (인하대학교 정보통신공학부) ,  사부흐 (인하대학교 정보통신공학부)

초록
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60GHz 멀티-기가비트 WPAN 시스템을 위한 고속 QC-LDPC 복호기의 구조를 제안한다. 제안한 QC-LDPC 복호기 설계를 위하여 4 블록-병렬 계층 복호 기술과 fixed wire network 기술이 적용 되었다. 2단 파이프라이닝과 4 블록-병렬 계층 복호기술은 동작 주파수와 데이터 처리량을 개선시키는데에 큰 효과가 있다. 또한 본 제안한 복호기 구조에서 스위치 네트워크를 구현하여 위하여 fixed wire network로 간단하게 구현될 수 있으면 하드웨어 복잡도를 크게 감소시킬 수 있다. 제안한 672-비트, rate-1/2인 QC-LDPC 복호기 구조는 90-nm CMOS 표준 셀을 이용해 설계 및 합성하였다. 성능 분석 결과 제안한 QC-LDPC 복호기 구조는 794K 게이트를 가지며 클락 속도 290MHz 에서 작동한다. 12-iteration일 때 데이터 처리율은 3.9 Gbps 이며 60GHz WPAN 시스템에 적용되어 사용 될 수 있다.

Abstract ▼ AI-Helper 아이콘AI-Helper

A high-throughput Quasi-Cyclic Low-Density Parity-Check (QC-LDPC) decoder architecture is proposed for 60GHz multi-gigabit wireless personal area network (WPAN) applications. Two novel techniques which can apply to our selected QC-LDPC code are proposed, including a four block-parallel layered decod...

Keyword

#Low density parity check (LDPC)   #forward error correction (FEC)   #layered decoding   #mmWave   #wireless personal area network (WPAN)  

AI 본문요약
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제안 방법

  • 3c standard. The proposed architecture enables the concurrent processing of four block rows of the H matrix and the replacement of all of the crossbar-based interconnect network with a fixed wire network. Furthermore, two-stage pipelining technique is employed to achieve high clock speed and high data throughput.
  • The proposed 4-BPLDA was modeled in Verilog HDL and then simulated so as to verify the functionality using a test pattern generated from a C simulator. After complete verification of the design functionality, the 4-BPLDA was synthesized using appropriate time and area constraints.
  • After complete verification of the design functionality, the 4-BPLDA was synthesized using appropriate time and area constraints. Both simulation and synthesis steps were carried out using a SYNOPSYS design tool and 90-nm CMOS technology optimized for a 1.08V supply voltage. Fig.
  • This paper has presented a high-throughput pipelined 4-BPLDA of QC-LDPC code for high-rate WPAN applications. The proposed architecture enables a high throughput and a very low decoding latency. The routing complexity was reduced significantly by replacement of a crossbar-based interconnect network with a fixed wire network for SN.
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참고문헌 (14)

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