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NTIS 바로가기마이크로전자 및 패키징 학회지 = Journal of the Microelectronics and Packaging Society, v.20 no.3, 2013년, pp.71 - 74
신소원 (서울테크노파크 MSP 기술지원센터) , 박만석 (서울테크노파크 MSP 기술지원센터) , 김사라은경 (서울과학기술대학교 NID 융합기술대학원) , 김성동 (서울과학기술대학교 기계시스템디자인공학과)
In this study, the effects of wafer warpage on the misalignment during wafer stacking process were investigated. The wafer with
* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.
핵심어 | 질문 | 논문에서 추출한 답변 |
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3차원 적층 반도체의 장점은 무엇인가? | 최근 들어 반도체 선폭의 미세화를 통한 집적도 향상 전략이 물리적, 경제적 이유로 한계에 부딪히면서 그 대안의 하나로 3차원 적층 반도체에 대한 연구가 활발히 진행되고 있다. 3차원 적층 반도체는 반도체를 3차원으로 쌓아 집적도를 높이고 아울러 배선 길이를 줄여 성능 향상을 꾀하는 것으로 기존의 반도체 공정을 이용할 수 있어 경제적인 장점을 갖는다. 반도체를 3차원으로 적층하는 방식으로는 chip-to-chip, chip-to-wafer, wafer-to-wafer 방식이 있으나, 대량생산을 위한 생산성을 고려하면 wafer-to-wafer 방식이 가장 유리하다. | |
반도체를 3차원으로 적층하는 방식은 무엇이 있는가? | 3차원 적층 반도체는 반도체를 3차원으로 쌓아 집적도를 높이고 아울러 배선 길이를 줄여 성능 향상을 꾀하는 것으로 기존의 반도체 공정을 이용할 수 있어 경제적인 장점을 갖는다. 반도체를 3차원으로 적층하는 방식으로는 chip-to-chip, chip-to-wafer, wafer-to-wafer 방식이 있으나, 대량생산을 위한 생산성을 고려하면 wafer-to-wafer 방식이 가장 유리하다.1) 웨이퍼 단위로 적층하는데 있어서 웨이퍼간의 올바른 정렬(alignment)이무엇보다 중요하나, 실제로는 본딩 과정에서 웨이퍼의 이동(shift), 회전(rotation), 확장(expansion, run-out) 등 여러 가지 원인으로 인해 오정렬(misalignment)이 발생하게 된다. | |
웨이퍼의 휘어짐 현상이 오정렬을 나타내는 원리는 어떤 과정으로 이루어지는가? | 1에 나타내었다. 일반적으로 실리콘 웨이퍼는 금속막 증착 등의 패턴 형성 과정을 거치는 동안 증착물질과 실리콘 기판과의 열팽창 계수의 차이, 격자상수의 불일치 등으로 인해 응력이 작용하게 되며, 이로 인해 실리콘 웨이퍼가 국부적 또는 전체적으로 휘어지게 된다.5) 특히 웨이퍼 적층 공정에서 웨이퍼 연삭과정을 거쳐 두께가 얇아진 웨이퍼는 잔류응력의 영향으로 크게 휘어지게 되며, 적층 횟수가 증가할수록 휘어지는 현상이 증가하게 된다.6) |
Y. S. Tang, Y. J. Chang, and K. N. Chen, "Wafer-level Cu- Cu bonding technology", Microelectronics Reliability, 52(2), 312, (2012).
S. H. Lee, K. Chen and J. J. Lu, "Wafer-to-Wafer Alignment for Three-Dimensional Integration: A Review", J. Microelectromech. Syst. 20(4), 885, (2011).
A. H. Abdelnaby, G. P. Potirniche, F. Barlow, A. Elshabini, S. Groothuis, and R. Parker, "Numerical simulation of silicon wafer warpage due to thin film residual stresses," IEEE Workshop on Microelectronics and Electron Devices (WMED), 9, (2013).
Y. Kim, S. Kang, S. Kim and S. E. Kim, "Wafer warpage analysis of stacked wafers for 3D integration", Microelectronics Engineering, 89, 46, (2012).
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오픈액세스 학술지에 출판된 논문
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