[논문]단면 연마된 실리콘 웨이퍼의 열에 의한 휨 거동

김준모; 구창연; 김택수

doi:10.6117/kmeps.2020.27.3.089

초록
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반도체 패키지의 경박단소화로 인해 발생하는 복잡한 휨 거동은 내부 응력을 발생시켜 박리나 균열과 같은 다양한 기계적인 결함을 야기한다. 이에 따른 수율 감소를 막기 위해 휨 거동을 정확하게 예측하려는 노력은 다양한 측면에서 그 접근이 이루어지고 있다. 이 중 패키지를 구성하는 주 재료인 실리콘 웨이퍼는 일반적으로 균질한 물질로 취급되어 열에 의한 휨 거동은 전혀 없는 것으로 묘사된다. 그러나 실리콘을 얇게 가공하기 위해서 진행되는 그라인딩과 폴리싱에 의해 상온에서 휨이 발생한다는 사실이 보고되어 있고, 이는 표면에 형성되는 damage layer가 두께 방향으로 불균질함을 발생시키는 것으로부터 기인한다. 이에 본 논문에서는 반도체 패키징 공정 중 최고온 공정 과정인 solder reflow 온도에서 단면 연마된 웨이퍼가 나타내는 휨 거동을 측정하고, 이러한 휨 량이 나타나는 원인을 연마된 면과 그렇지 않은 면의 열팽창계수를 측정함으로써 밝혀내었다. 측정에는 미세 변형률과 형상이 모두 측정 가능한 3차원 디지털 이미지 상관법(Digital Image Correlation; DIC)을 이용하였다.

Abstract ▼ AI-Helper

Complex warpage behavior of the electronic packages causes internal stress so many kinds of mechanical failure occur such as delamination or crack. Efforts to predict the warpage behavior accurately in order to prevent the decrease in yield have been approached from various aspects. For warpage pred...

Complex warpage behavior of the electronic packages causes internal stress so many kinds of mechanical failure occur such as delamination or crack. Efforts to predict the warpage behavior accurately in order to prevent the decrease in yield have been approached from various aspects. For warpage prediction, silicon is generally treated as a homogeneous material, therefore it is described as showing no warpage behavior due to thermal loading. However, it was reported that warpage is actually caused by residual stress accumulated during grinding and polishing in order to make silicon wafer thinner, which make silicon wafer inhomogeneous through thickness direction. In this paper, warpage behavior of the single-side polished wafer at solder reflow temperature, the highest temperature in packaging processes, was measured using 3D digital image correlation (DIC) method. Mechanism was verified by measuring coefficient of thermal expansion (CTE) of both mirror-polished surface and rough surface.

주제어

표/그림 (7)

그림 Fig. 1. (a) Random speckle pattern generated by ceramic spray on the Si wafer surface. (b) 3D-DIC set-up to measure warpage at high temperature.
그림 Fig. 2. (a) A schematic and (b) image of the experimental setup to measure the CTE of the Si wafer.
그림 Fig. 4. Deflection contour and line profile of silicon wafer at the room temperature (a) front side, and (b) back side.
그림 Fig. 3. DIC analysis to quantify the value of the warpage.
그림 Fig. 5. Deflection contour and line profile of silicon wafer (a) at 250 °C, (b) at room temperature after cooling.
그림 Fig. 6. (a) Measurement of coefficient of thermal expansion of single-side polished silicon wafer (b) CTE data for each temperature range.
표 Table 1.Measurement of thickness of silicon wafers. Thickness were measured at 8 locations for each specimen. [µm]

AI 본문요약
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문제 정의

따라서 본 연구에서는 단면 연마 실리콘 웨이퍼의 상온 및 고온 휨을 측정하고, 그러한 거동이 발생하는 원인을 규명하였다. 패키징 공정 중 가장 고온인 solder reflow 온도에서의 휨을 측정하였고, 메커니즘을 규명하기 위하여 웨이퍼의 polishing된 면과 되지 않은 면의 열팽창계수를 각각 측정하였다.
본 논문에서는 3D DIC법을 이용하여 단일 재료인 실리콘 웨이퍼의 상온 및 solder reflow 온도에서의 휨 거동을 측정하고, polishing 여부에 따른 열팽창 계수 차이를 측정하여 휨 거동 발생의 원인을 규명하였다. 휨 거동 측정 결과, 분석 면적을 기준으로 상온에서의 약 1.

제안 방법

따라서 본 연구에서는 단면 연마 실리콘 웨이퍼의 상온 및 고온 휨을 측정하고, 그러한 거동이 발생하는 원인을 규명하였다. 패키징 공정 중 가장 고온인 solder reflow 온도에서의 휨을 측정하였고, 메커니즘을 규명하기 위하여 웨이퍼의 polishing된 면과 되지 않은 면의 열팽창계수를 각각 측정하였다. 휨 측정을 위하여 Joint Electron Device Engineering Council (JEDEC) 의 휨 표준 측정법들 중 in-plane 방향의 변형률도 함께 측정 가능한 3D DIC법을 이용하였다.

대상 데이터

DIC 분석에는 상용 소프트웨어인 ARAMIS (GOM 社, 독일)를 사용하였다. 하드웨어는 3D 분석을 위해 600만 화소의 카메라 두 대와 광학적인 오차를 줄이기 위한 파란색의 단색 LED를 각각 사용하였다. 또한 분석을 위해 랜덤한 패턴을 형성시키기 위하여 고온에서의 안정성이 확보되어 있는 세라믹 입자 스프레이를 사용하였다.

이론/모형

4인치 크기의 단면 연마 실리콘 웨이퍼의 휨 및 in-plane 방향의 변형률을 측정하기 위하여 3D DIC법을 이용하였다. DIC 분석에는 상용 소프트웨어인 ARAMIS (GOM 社, 독일)를 사용하였다.
열팽창 계수의 경우 측정 중 발생할 수 있는 시편의 휨을 보정하기 위하여 특정 gauge length의 변화가 아닌, 시편 표면 전면 해석(full-field analysis) 을 적용하였다. 표면 위에 존재하는 모든 node들에서의 strain을 구하여 그 평균을 strain 값으로 분석하였다.
웨이퍼의 열팽창 계수 역시 3D DIC법을 이용하여 측정하였다.¹⁵⁾ Fig. 2(a)는 열팽창 계수 측정 과정을 도식화한 것이다.
패키징 공정 중 가장 고온인 solder reflow 온도에서의 휨을 측정하였고, 메커니즘을 규명하기 위하여 웨이퍼의 polishing된 면과 되지 않은 면의 열팽창계수를 각각 측정하였다. 휨 측정을 위하여 Joint Electron Device Engineering Council (JEDEC) 의 휨 표준 측정법들 중 in-plane 방향의 변형률도 함께 측정 가능한 3D DIC법을 이용하였다.

성능/효과

88 mm의 maximum deflection을 나타낼 수 있는 유의미한 warpage이다. 따라서 이에 대한 메커니즘 규명을 위해 웨이퍼의 열팽창 거동을 측정한 결과, mirror-polishing이 된 표면은 Si의 알려진 열팽창 계수와 유사한 거동을 보인 반면, rough한 표면에서는 약 30% 큰 열팽창 계수가 측정되었다. 이러한 측정 결과는 고온에서 smile 방향으로 심화되는 휨 방향과 일치하는 경향성을 나타내었다.
첫 번째는 Table 1과 같이 웨이퍼 표면 상 위치에 따른 두께 편차이다. 측정 결과 웨이퍼 한 장 내에서 2~3 µm의 두께 편차가 존재함을 확인하였고, 노이즈와 유사한 수준임을 확인할 수 있었다. 또한 DIC 분석을 위하여 세라믹 스프레이를 통해 표면에 형성시킨 패턴과 웨이퍼 표면의 단차 또한 그 높이가 약 수 µm 수준으로 노이즈의 원인이 될 수 있다.
본 논문에서는 3D DIC법을 이용하여 단일 재료인 실리콘 웨이퍼의 상온 및 solder reflow 온도에서의 휨 거동을 측정하고, polishing 여부에 따른 열팽창 계수 차이를 측정하여 휨 거동 발생의 원인을 규명하였다. 휨 거동 측정 결과, 분석 면적을 기준으로 상온에서의 약 1.82×10⁻⁵ mm⁻¹에 비해 solder reflow 온도에서는 2.56×10⁻⁴ mm⁻¹의 curvature로 smile 방향의 warpage가 더 크게 측정되었다. 이는 300 mm wafer 기준으로 약 2.
4(a)에서 분석한 면적의 휨을 250℃에서의 측정한 결과이다. 휨 거동이 같은 방향으로 더 심화된 것을 알 수 있고, 실제 같은 line profile 상에서 curvature를 측정한 결과 2.56×10⁻⁴ mm⁻¹로 상온에 비해 14배 더 크게 측정되었다. 이는 quadratic function의 형상을 가정하였을 때, 300 mm 크기의 웨이퍼를 기준으로 2.

후속연구

이러한 측정 결과는 고온에서 smile 방향으로 심화되는 휨 방향과 일치하는 경향성을 나타내었다. 본 연구 결과를 통하여 polishing 이후 단일 물질인 실리콘 칩에서도 휨 거동이 나타나는 현상을 이해한다면, 반도체 패키지의 휨 예측에 있어서 실리콘의 거동을 더욱 정확히 반영할 수 있는 기틀을 마련할 수 있을 것이다.

질의응답

핵심어	질문	논문에서 추출한 답변
	휨 거동을 발생시키는 요인으로 가장 널리 알려져 있는 것은?	휨 거동을 발생시키는 요인으로 가장 널리 알려져 있는 것은 이종재료들로 이루어진 구조로부터 발생하는 재료들 간의 물성 차이, 특히 열팽창 계수(coefficient of thermal expansion; CTE) 차이이다. 더욱 복잡해지고 있는 패키지 구조로 인해 각 재료들의 열팽창 계수 차이만으로도 복잡한 휨 거동이 발생하나, 실제 휨 형상은 그보다 더욱 복잡한 형태로 나타난다.
	휨 거동에 영향을 미치는 요인들에는 무엇이 있는가?	더욱 복잡해지고 있는 패키지 구조로 인해 각 재료들의 열팽창 계수 차이만으로도 복잡한 휨 거동이 발생하나, 실제 휨 형상은 그보다 더욱 복잡한 형태로 나타난다. 따라서 휨 량(warpage), 방향(orientation), 모드(mode), 형상(shape) 등 전반적인 거동을 표현하는 여러 인자들에 대해 열팽창 계수 차이 외에도 에폭시 소재의 점탄성, 잔류 응력(구리 도금, 경화 수축), 흡습 특성, 재료의 이방성 등의 다양한 요인들이 휨 거동에 미치는 영향이 연구되었다.4-8)
	반도체 패키지의 휨 거동을 예측하고 이를 저감시킬 수 있는 구조 설계가 필요한 배경은?	전자제품의 경박단소화로 인하여 칩을 3차원으로 쌓아 올리기 위한 패키징 기술이 최근 주목 받고 있으나, 그에 따른 신뢰성 문제도 대두되고 있다.1,2) 특히 다양한 열 공정을 포함하는 패키징 공정에서 발생하는 휨 거동(warpage)은 기계적 신뢰성에 악영향을 끼쳐 수율 감소를 야기한다. 따라서 휨 거동을 발생시키는 다양한 요인들과 메커니즘을 이해하는 것이 필요하며, 이를 통해 반도체 패키지의 휨 거동을 예측하고 이를 저감시킬 수 있는 구조 설계가 이루어져야 한다.

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