[논문]웨이퍼 레벨 적층 공정에서 웨이퍼 휘어짐이 정렬 오차에 미치는 영향

신소원; 박만석; 김사라은경; 김성동

doi:10.6117/kmeps.2013.20.3.071

웨이퍼 레벨 적층 공정에서 웨이퍼 휘어짐이 정렬 오차에 미치는 영향
Effects of Wafer Warpage on the Misalignment in Wafer Level Stacking Process 원문보기

마이크로전자 및 패키징 학회지 = Journal of the Microelectronics and Packaging Society, v.20 no.3, 2013년, pp.71 - 74

신소원 (서울테크노파크 MSP 기술지원센터) , 박만석 (서울테크노파크 MSP 기술지원센터) , 김사라은경 (서울과학기술대학교 NID 융합기술대학원) , 김성동 (서울과학기술대학교 기계시스템디자인공학과)

초록
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본 연구에서는 웨이퍼 레벨 적층 과정에서 발생하는 웨이퍼 오정렬(misalignment) 현상과 웨이퍼 휘어짐(warpage)과의 관계에 대해서 조사하였다. $0.5{\mu}m$ 두께의 구리 박막 증착을 통해 최대 $45{\mu}m$의 휨 크기(bow height)를 갖는 웨이퍼를 제작하였으며, 이 휘어진 웨이퍼와 일반 웨이퍼를 본딩하였을 때 $6{\sim}15{\mu}m$ 정도의 정렬 오차가 발생하였다. 이는 약 $5{\mu}m$의 웨이퍼 확장(expansion)과 약 $10{\mu}m$의 미끄러짐(slip)의 복합 거동으로 설명할 수 있으며, 웨이퍼 휘어짐의 경우 확장 오정렬보다 본딩 과정에서의 미끄러짐 오정렬에 주로 기여하는 것으로 보인다.

Abstract ▼ AI-Helper

In this study, the effects of wafer warpage on the misalignment during wafer stacking process were investigated. The wafer with $45{\mu}m$ bow height warpage was purposely fabricated by depositing Cu thin film on a silicon wafer and the bonding misalignment after bonding was observed to range from $6{\mu}m$ to $15{\mu}m$. This misalignment could be explained by a combination of $5{\mu}m$ radial expansion and $10{\mu}m$ linear slip. The wafer warpage seemed to be responsible for the slip-induced misalignment instead of radial expansion misalignment.

주제어

AI 본문요약
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문제 정의

단, 웨이퍼가 휘어진 상태에서 패턴 식각 공정이 이루어진 후 본딩을 진행한 경우에 웨이퍼 휨에 의한 오정렬이 발생하게 되며, 패턴 식각 공정 이후 후속 공정에 의해 웨이퍼가 휜 경우 본딩전에 이미 오정렬이 발생하게 된다. 따라서 본 연구에서는 인위적으로 웨이퍼를 휘어지게 한 후 패턴 식각 공정을 진행함으로써 본딩 과정에서 웨이퍼의 휨에 의한 오정렬을 관찰하고자 하였다.
^2,3,4) 특히 적층 두께를 줄이기 위해 박형 웨이퍼(thin wafer)를 사용할 때 웨이퍼의 휘어짐(warpage) 현상이 발생하는데 이 또한 오정렬의 주요 원인으로 여겨지고 있다. 본 연구에서는 웨이퍼의 휘어짐 현상이 웨이퍼 적층 시 오정렬에 어떤 영향을 미치는지 살펴보고자 한다.

가설 설정

2. Warpage maps measured by MOS before bonding process (a) substrate wafer (b) warped wafer with Cu thin film.

제안 방법

이후 절단(dicing) 과정에서 본딩면이 떨어진 칩을 이용하여 광학현미경으로 정렬 오차를 측정하였다. 각 웨이퍼의 범프 제작 및 본딩 전후에 걸쳐 MOS(multi-beam optical sensor, k-space사) 장비를 이용하여 웨이퍼의 휘어짐을 관찰하였다.
3(a)에 나타내었다. 기판 웨이퍼의 범프 주변으로 휘어진 웨이퍼의 범프가 눌렸던 자국이 관찰되고 있으며, 이를 이용하여 정렬 오차를 측정하였다. 웨이퍼 전체에 대해 측정한 정렬 오차를 Fig.
두웨이퍼를 묽은 황산 용액(H2 SO4 :H2O = 1:100) 전처리를 거쳐 웨이퍼 본더(SUSS Microtec SB8e)에 장입한 후 415°C에서 890 kPa의 압력으로 한시간 본딩한 후 질소분위기에서 450°C, 2시간동안 열처리를 진행하였다.
먼저 8인치 실리콘 웨이퍼 위에 리프트오프(lift off) 공정을 통해 지름 50 µm, 높이 0.5 µm, 간격 200 µm의 원형 구리 범프를 형성하여 기판 웨이퍼를 준비하였으며, 실리콘 웨이퍼 전면에 Cu 0.5 µm를 증착한 후 그 위에 기판 웨이퍼와 동일한 방법으로 구리 범프를 형성하여 휘어진 웨이퍼를 제작하였다.
웨이퍼 레벨 적층 과정에서 웨이퍼 휘어짐이 웨이퍼 정렬에 미치는 영향을 조사하였다. 구리 박막 증착을 통해 인위적으로 휘어지게 한 웨이퍼를 일반 웨이퍼에 열압착 본딩하여 오정렬을 측정한 결과 최대 5 µm의 확장(expansion)과 약 10 µm의 미끄러짐(slip)이 발생하였다.
두웨이퍼를 묽은 황산 용액(H₂ SO₄ :H₂O = 1:100) 전처리를 거쳐 웨이퍼 본더(SUSS Microtec SB8e)에 장입한 후 415°C에서 890 kPa의 압력으로 한시간 본딩한 후 질소분위기에서 450°C, 2시간동안 열처리를 진행하였다. 이후 절단(dicing) 과정에서 본딩면이 떨어진 칩을 이용하여 광학현미경으로 정렬 오차를 측정하였다. 각 웨이퍼의 범프 제작 및 본딩 전후에 걸쳐 MOS(multi-beam optical sensor, k-space사) 장비를 이용하여 웨이퍼의 휘어짐을 관찰하였다.

대상 데이터

1(a) substrate wafer)와 인위적으로 휘어지게 만든 웨이퍼(Fig. 1(a) warped wafer)의 두 종류의 본딩용 웨이퍼를 준비하였다. 먼저 8인치 실리콘 웨이퍼 위에 리프트오프(lift off) 공정을 통해 지름 50 µm, 높이 0.

성능/효과

일반적으로 실리콘 웨이퍼는 금속막 증착 등의 패턴 형성 과정을 거치는 동안 증착물질과 실리콘 기판과의 열팽창 계수의 차이, 격자상수의 불일치 등으로 인해 응력이 작용하게 되며, 이로 인해 실리콘 웨이퍼가 국부적 또는 전체적으로 휘어지게 된다.⁵⁾ 특히 웨이퍼 적층 공정에서 웨이퍼 연삭과정을 거쳐 두께가 얇아진 웨이퍼는 잔류응력의 영향으로 크게 휘어지게 되며, 적층 횟수가 증가할수록 휘어지는 현상이 증가하게 된다.⁶⁾

후속연구

실제 구리증착 웨이퍼에 대해서 최대 5 µm의 반지름 방향 정렬 오차가 발생할 수 있는지에 대해서는 추가적인 해석이 진행 중이다.

질의응답

핵심어	질문	논문에서 추출한 답변
	3차원 적층 반도체의 장점은 무엇인가?	최근 들어 반도체 선폭의 미세화를 통한 집적도 향상 전략이 물리적, 경제적 이유로 한계에 부딪히면서 그 대안의 하나로 3차원 적층 반도체에 대한 연구가 활발히 진행되고 있다. 3차원 적층 반도체는 반도체를 3차원으로 쌓아 집적도를 높이고 아울러 배선 길이를 줄여 성능 향상을 꾀하는 것으로 기존의 반도체 공정을 이용할 수 있어 경제적인 장점을 갖는다. 반도체를 3차원으로 적층하는 방식으로는 chip-to-chip, chip-to-wafer, wafer-to-wafer 방식이 있으나, 대량생산을 위한 생산성을 고려하면 wafer-to-wafer 방식이 가장 유리하다.
	반도체를 3차원으로 적층하는 방식은 무엇이 있는가?	3차원 적층 반도체는 반도체를 3차원으로 쌓아 집적도를 높이고 아울러 배선 길이를 줄여 성능 향상을 꾀하는 것으로 기존의 반도체 공정을 이용할 수 있어 경제적인 장점을 갖는다. 반도체를 3차원으로 적층하는 방식으로는 chip-to-chip, chip-to-wafer, wafer-to-wafer 방식이 있으나, 대량생산을 위한 생산성을 고려하면 wafer-to-wafer 방식이 가장 유리하다.1) 웨이퍼 단위로 적층하는데 있어서 웨이퍼간의 올바른 정렬(alignment)이무엇보다 중요하나, 실제로는 본딩 과정에서 웨이퍼의 이동(shift), 회전(rotation), 확장(expansion, run-out) 등 여러 가지 원인으로 인해 오정렬(misalignment)이 발생하게 된다.
	웨이퍼의 휘어짐 현상이 오정렬을 나타내는 원리는 어떤 과정으로 이루어지는가?	1에 나타내었다. 일반적으로 실리콘 웨이퍼는 금속막 증착 등의 패턴 형성 과정을 거치는 동안 증착물질과 실리콘 기판과의 열팽창 계수의 차이, 격자상수의 불일치 등으로 인해 응력이 작용하게 되며, 이로 인해 실리콘 웨이퍼가 국부적 또는 전체적으로 휘어지게 된다.5) 특히 웨이퍼 적층 공정에서 웨이퍼 연삭과정을 거쳐 두께가 얇아진 웨이퍼는 잔류응력의 영향으로 크게 휘어지게 되며, 적층 횟수가 증가할수록 휘어지는 현상이 증가하게 된다.6)

참고문헌 (6)

Y. Cho, S. E. Kim and S. Kim, "Wafer Level Bonding Technology for 3D Stacked IC", J. Microelectron. Packag. Soc., 20(1), 7 (2013).

원문보기 상세보기
Y. S. Tang, Y. J. Chang, and K. N. Chen, "Wafer-level Cu- Cu bonding technology", Microelectronics Reliability, 52(2), 312, (2012).

상세보기
S. H. Lee, K. Chen and J. J. Lu, "Wafer-to-Wafer Alignment for Three-Dimensional Integration: A Review", J. Microelectromech. Syst. 20(4), 885, (2011).

상세보기
S. Kang, J. Lee, E. Kim, N. Lim, S. Kim, S. Kim and S. E. Kim, "Fabrication and Challenges of Cu-to-Cu Wafer Bonding", J. Microelectron. Packag. Soc., 19(2), 29 (2012).

원문보기 상세보기
A. H. Abdelnaby, G. P. Potirniche, F. Barlow, A. Elshabini, S. Groothuis, and R. Parker, "Numerical simulation of silicon wafer warpage due to thin film residual stresses," IEEE Workshop on Microelectronics and Electron Devices (WMED), 9, (2013).
Y. Kim, S. Kang, S. Kim and S. E. Kim, "Wafer warpage analysis of stacked wafers for 3D integration", Microelectronics Engineering, 89, 46, (2012).

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