[논문]Noise Injection Path의 주파수 특성을 고려한 IC의 전자파 전도내성 시험 방법에 관한 연구

곽상근; 김소영

doi:10.5515/kjkiees.2013.24.4.436

Noise Injection Path의 주파수 특성을 고려한 IC의 전자파 전도내성 시험 방법에 관한 연구
Evaluation of IC Electromagnetic Conducted Immunity Test Methods Based on the Frequency Dependency of Noise Injection Path 원문보기

韓國電磁波學會論文誌 = The journal of Korean Institute of Electromagnetic Engineering and Science, v.24 no.4, 2013년, pp.436 - 447

곽상근 (성균관대학교 반도체시스템공학과) , 김소영 (성균관대학교 반도체시스템공학과)

초록
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본 논문에서는 IC(Integrated Circuit) 전자파 전도내성 시험 방법인 BCI(Bulk Current Injection)와 DPI(Direct Power Injection)를 이용하여 1.8 V I/O 버퍼에 대한 IC 전자파 전도내성을 시험하였다. IC 전자파 전도내성 시험을 회로 해석기를 사용하여 시뮬레이션 할 수 있는 등가회로 모델(model)을 개발하고 검증하였다. BCI와 DPI의 주파수에 따른 forward 전력을 비교한 결과는 주파수 성분에 따라 실제 IC에 도달하는 전자파(electromagnetic, EM) 노이즈의 양이 제한됨을 보여준다. 시뮬레이션을 통해, 가해지는 RF(Radio Frequency) 노이즈가 전달되는 경로의 삽입손실을 구하여, 하나의 시험 방법만으로는 넓은 주파수 영역에서 실질적인 IC 전자파 내성시험의 어려움을 발견하였다. 따라서 규정된 시험 방법을 보완하여 넓은 주파수 영역의 노이즈에 대해 신뢰도 높은 IC 전자파 전도내성 시험 방법을 제안한다.

Abstract ▼ AI-Helper

In this paper, Integrated circuit(IC) electromagnetic(EM) conducted immunity measurement and simulation using bulk current injection(BCI) and direct power injection(DPI) methods were conducted for 1.8 V I/O buffers. Using the equivalent circuit models developed for IC electromagnetic conducted immunity tests, we investigated the reliability of the frequency region where IC electromagnetic conducted immunity test is performed. The insertion loss for the noise injection path obtained from the simulation indicates that using only one conducted immunity test method cannot provide reliable conducted immunity test for broadband noise. Based on the forward power results, we analyzed the actual amount of EM noise injected to IC. We propose a more reliable immunity test methods for broad band noise.

주제어

AI 본문요약
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문제 정의

결론적으로 2가지 시험 방법을 잘 이용하여 IC의 전자파 전도내성을 시험하는 방법이 필요하다. 그래서 본 논문에서는 각각의 시험 방법에 대하여 주파수 특성을 고려한 전자파 전도내성 시험 방법을 연구하고, 시험 영역을 제안하였다.
BCI 및 DPI 시험 시뮬레이션 모델은 측정 시스템 배치와 동일 노드 구성으로 배치를 하였으며, 각각의 블록별 특성을 시뮬레이션 결과와 측정 결과를 비교하고 일치시키는 작업을 통하여 최종 모델을 완성하였다. 다음은 회로 모델 중에서 BCI의 프로브 모델과 DPI의 DC blocking capacitor의 특성에 대하여 분석하고자 한다.
본 논문에서는 BCI와 DPI를 이용한 IC 전자파 전도내성 시험에 대하여 등가 회로 모델 개발과 주파수에 대한 시험 방법의 최적화에 대하여 연구하였다. PCB 및 PKG는 실제 물리적인 크기를 이용한 TLM 모델을 이용하여 회로 모델을 구성하였으며, I/O buffer 모델은 post layout extraction을 이용한 RC 모델을 등가회로 모델을 구성하였다.
보통의 경우 전자파 전도내성 시험 환경을 고려하여—50 dBm부터 시작을 하면 안전하게 전자파 전도내성 시험을 진행할 수 있다. 본 논문에서는 각각의 시험 방식을 회로 모델로 구성하여 시뮬레이션 모델을 개발하고, 실험을 통하여 모델을 검증하였다.
시험 결과에 기반을 두어 전자파 전도내성 시험을 회로 해석기를 사용하여 시뮬레이션 할 수 있는 등가회로 모델을 개발 및 검증하였다. 시험 주파수 구간에서 BCI와 DPI로 얻은 주파수에 따른 forward 전력 결과를 고찰하여, 규정된 시험 규격만으로 실험할 경우, 주파수 성분에 따라 실제 IC에 도달하는 EM 노이즈의 양에 제한이 있어, BCI 또는 DPI 한 가지 방법만으로는 실질적인 IC 전자파 전도내성 시험의 어려움을 발견하고, 주파수 영역에 따라 신뢰도 높은 전자파 전도내성 시험 방법을 제안하고자 한다.

제안 방법

BCI 시험 회로 모델은 그림 5와 같이 IC를 기준으로 AC 전력, LISN(Line Impedance Stabilization Net work), 전류 주입 프로브, PCB 그리고 PKG 로 구성된 off-chip 부분과 I/O 버퍼를 포함하는 on-chip 부분으로 나누어 회로 모델을 구성하였다. 시뮬레이션 회로 구성은 실제 물리적인 정보를 기준으로 TLM(Transmission Line Method) 방식과 spice 모델로 구성되었다.
IC는 0.18 μm CMOS 공정을 사용하여 제작되었으며, 설계된 회로 layout에 대하여 Mentor사의 Calibre를 RC-extraction을 진행하여 그림 13의 R,C net-list를 등가회로 모델에 추가하는 방법을 사용하였다[13] .
IEC 표준은 150 kHz～1 GHz이지만, 전류 주입 프로브의 전달 특성이 —10 dB이상을 유지하는 구간이 1 MHz 이상이기 때문에 본 논문에서의 비교 주파수 구간을 1 MHz～1 GHz로 설정하였다.
본 논문에서는 BCI와 DPI를 이용한 IC 전자파 전도내성 시험에 대하여 등가 회로 모델 개발과 주파수에 대한 시험 방법의 최적화에 대하여 연구하였다. PCB 및 PKG는 실제 물리적인 크기를 이용한 TLM 모델을 이용하여 회로 모델을 구성하였으며, I/O buffer 모델은 post layout extraction을 이용한 RC 모델을 등가회로 모델을 구성하였다. 본 논문에서 평가한 주파수 구간(1 MHz～1 GHz)에서 100 MHz 이상의 주파수의 경우는 전류 주입 프로브의 전달 특성 한계로 인하여 RF 노이즈를 원하는 만큼 전달하기 어렵다.
BCI 시험은 그림 1과 같이 6개의 블록(block)으로 구성된다. 각각의 블록은 RF 전력을 공급하는 RFgenerator, 전원 전압을 공급하는 DC 전원부, RF-전류를 주입하는 전류 주입 프로브, 주입 전력을 측정하는 directional coupler, IC chip PKG 및 시험 PCB로 구분한다. BCI의 시험 동작은 다음과 같다.
DPI 시험은 DC blocking capacitor가 high pass filter로 작용을 하기 때문에, 저주파수에서 시험을 진행하는 경우에는 DC blocking capacitor의 저항 값을 고려한 시험 결과 해석이 필요하다. 그래서 100 MHz 이상의 고주파수에서는 DPI 시험 방법^[14]이 10 MHz 이하의 낮은 주파수 구간에서는 BCI 시험 방법으로 진행하는 것을 제안한다. 그리고 실제 RF-노이즈가 주입되는 상황은 DPI 모델보다는 전류 주입 프로브의 coupling 환경으로 구성된 모델이 실제 IC 전자파 전도내성 환경과 유사한 조건이다.
Calibration jig는 전류 주입 프로브 자체 특성을 시험하기 위하여 사용되는 장치이다. 그러나 실험을 할 때는 jig를 사용하지 않기 때문에, 그림 15(b)와 같이 실제 전류 주입 프로브의 특성을 고려하기 위하여, 전력선을 통과하는 환경에서 S-parameter를 측정하였다.
또한 본 논문에서는 주파수 1 MHz에서 100 MHz 의 구간은 BCI 방법을, 100 MHz에서 1 GHz의 구간은 DPI 방법을 사용하는 결합시험 방법을 제안한다. 일반적인 IC 제품의 경우에도 본 연구에서 제안하는 F-140 전류 주입 프로브 및 시험 환경과 결합 시험 방법을 적용할 수 있다.
DPI 시험은 10 MHz 이하의 주파수에서 DC blocking capacitor의 임피던스가 커지므로, 저주파수에 대한 전자파 전도내성 시험이 정확하게 이루어지지 못한다. 본 논문에서 제시한 시험 구성도와 시험 대상 기기인 1.8 V I/O 버퍼의 경우 BCI 시험은 1 MHz에서 100 MHz까지의 구간을 적용하며, DPI 시험은 100 MHz에서 1 GHz까지의 구간에 적용한다.
본 연구에서는 IEC 62132-3과 4에 규정된 BCI와 DPI 시험 규격을 이용하여 1.8 V I/O 버퍼의 전자파 내성을 시험하였다. 시험 결과에 기반을 두어 전자파 전도내성 시험을 회로 해석기를 사용하여 시뮬레이션 할 수 있는 등가회로 모델을 개발 및 검증하였다.
BCI 시험 회로 모델은 그림 5와 같이 IC를 기준으로 AC 전력, LISN(Line Impedance Stabilization Net work), 전류 주입 프로브, PCB 그리고 PKG 로 구성된 off-chip 부분과 I/O 버퍼를 포함하는 on-chip 부분으로 나누어 회로 모델을 구성하였다. 시뮬레이션 회로 구성은 실제 물리적인 정보를 기준으로 TLM(Transmission Line Method) 방식과 spice 모델로 구성되었다. DC 전원부 앞단의 LISN은 널리 사용되는 MILSTD-461E를 참고하여 제작하였다^[7].
8 V I/O 버퍼의 전자파 내성을 시험하였다. 시험 결과에 기반을 두어 전자파 전도내성 시험을 회로 해석기를 사용하여 시뮬레이션 할 수 있는 등가회로 모델을 개발 및 검증하였다. 시험 주파수 구간에서 BCI와 DPI로 얻은 주파수에 따른 forward 전력 결과를 고찰하여, 규정된 시험 규격만으로 실험할 경우, 주파수 성분에 따라 실제 IC에 도달하는 EM 노이즈의 양에 제한이 있어, BCI 또는 DPI 한 가지 방법만으로는 실질적인 IC 전자파 전도내성 시험의 어려움을 발견하고, 주파수 영역에 따라 신뢰도 높은 전자파 전도내성 시험 방법을 제안하고자 한다.
이러한 전달 임피던스 특성과 전류 주입 프로브 및 DPI blocking cap의 특성을 고려하여 시험을 진행하면, 그림 20과 같은 결과를 얻게 된다. 저전력 IC로 실험을 진행하였으므로, RF 전력 주입으로 인한 IC의 훼손을 최소화하기 위하여 최대 전력 한계는 20 dBm으로 정하여 측정을 하였고, 시뮬레이션 결과도 이 기준으로 정리 하였다.
전류 주입 프로브의 경우는 그림 6과 같이 F-140전류 주입 프로브 모델의 물리적인 정보를 기준으로 인덕턴스를 계산하였으며, 그림 7과 같이 상호 인덕턴스(mutual inductance)를 고려하여 등가회로 모델로 구성하였고, 전류 주입 프로브의 S-parameter의 S₂₁ 측정값을 이용하여 모델을 완성하였다. 그림 7에서 전류 주입 프로브 모델에 사용된 R₀는 260 Ω, C₀는 10 pF, L₀는 4.
8 V I/O 버퍼의 전도내성 시험 기준을 그림 18과 같이 정하였다. 주파수 평가 구간은 10 MHz에서 1 GHz로 하였으며, 불량 판정은 RF 전력 주입으로 인하여 I/O 버퍼의 Vddn이 11 % 이하로 내려가는 것을 기준으로 하였다.

데이터처리

BCI 시험에서 전류 주입 프로브의 전달 특성은 IC 전자파 전도내성 시험 시에 전달되는 노이즈를 결정짓는다. 전류 주입 프로브의 전달 특성을 측정하기 위하여 그림 15와 같이 calibration jig와 전력선(power line)을 이용하여 S-parameter를 측정하였다. Calibration jig는 전류 주입 프로브 자체 특성을 시험하기 위하여 사용되는 장치이다.

이론/모형

시뮬레이션 회로 구성은 실제 물리적인 정보를 기준으로 TLM(Transmission Line Method) 방식과 spice 모델로 구성되었다. DC 전원부 앞단의 LISN은 널리 사용되는 MILSTD-461E를 참고하여 제작하였다^[7].
그림 10은 시험 경로를 17개의 블록으로 나누어 TLM 방법을 이용하여 등가회로의 R, L, G, C를 계산하는 방법을 정리한 그림이고, 그림 11은 그림 10의 방법을 이용하여 계산한 결과를 정리한 것이다^[10],[11]. PKG 등가 회로 모델은 그림 12와 같이 X-ray 촬영한 사진을 기준으로 실제 거리를 측정하여 참고문헌 [12]에서 사용된 R, L, C 계산 방법으로 등가회로 모델에 적용하였다.

성능/효과

이러한 점을 고려하여 구성한 DPI 시험 회로 모델은 그림 14와 같다. BCI 및 DPI 시험 시뮬레이션 모델은 측정 시스템 배치와 동일 노드 구성으로 배치를 하였으며, 각각의 블록별 특성을 시뮬레이션 결과와 측정 결과를 비교하고 일치시키는 작업을 통하여 최종 모델을 완성하였다. 다음은 회로 모델 중에서 BCI의 프로브 모델과 DPI의 DC blocking capacitor의 특성에 대하여 분석하고자 한다.
BCI와 DPI의 경향성을 보면, 비슷한 공진주파수를 가지는 것을 확인할 수 있다. 그리고 전달 특성에 따라서 고주파수가 되면서 BCI 시험 경로가 DPI 시험 경로 대비 전달 임피던스가 작아짐을 예측할 수 있다. 이러한 전달 임피던스 특성과 전류 주입 프로브 및 DPI blocking cap의 특성을 고려하여 시험을 진행하면, 그림 20과 같은 결과를 얻게 된다.
S₂₁의 시험 구간은 그림 5와 14의 노드 1에서 노드 5의 시험 경로 구간이다. 그림 22와 같이 10 MHz 이하의 주파수 전달 특성이 decoupling capacitor를 증가시키면 개선됨을 확인하였다. 그림 16의 전류 주입 프로브 주파수 전달 특성으로 인하여 형성이 되는 전달 특성 중에서 10 MHz 이하의 저주파수 전달 손실은 전력선의 decoupling capacitor를 추가함으로 개선할 수 있다.
BCI 시험은 100 MHz 이상의 고주파수 영역에서는 전류 주입 프로브의 높은 insertion loss로 인해 노이즈가 시험하는 IC에 도달하지 못한다. 따라서 10 MHz 이하의 주파수에서는 BCI 시험을, 100 MHz 이상의 주파수에서는 DPI 시험을 실행하는 것이 더 신뢰성 있는 IC 전자파 전도내성 시험을 할 수 있다.
그림 20의 결과를 보면, 50 MHz와 200 MHz 부근에서 RF-forward 전력에 대한 IC 전자파 전도내성 크기가 작게 나타나는데, 이는 그림 19의 전달 임피던스의 공진 주파수에서 나타남을 확인할 수 있다. 이로써, 전달 임피던스 결과를 통하여 RF forward 전력의 경향을 예측할 수 있음을 알 수 있다. BCI는 100 MHz 이상에서 실험과 시뮬레이션의 오차가 있으며, 이것은 전류 주입 프로브 등가회로 모델이 200 MHz 에서의 기생 성분으로 인한 공진점 성분 영향을 고려하지 못했기 때문이다.
또한 본 논문에서는 주파수 1 MHz에서 100 MHz 의 구간은 BCI 방법을, 100 MHz에서 1 GHz의 구간은 DPI 방법을 사용하는 결합시험 방법을 제안한다. 일반적인 IC 제품의 경우에도 본 연구에서 제안하는 F-140 전류 주입 프로브 및 시험 환경과 결합 시험 방법을 적용할 수 있다.

후속연구

그리고 실제 RF-노이즈가 주입되는 상황은 DPI 모델보다는 전류 주입 프로브의 coupling 환경으로 구성된 모델이 실제 IC 전자파 전도내성 환경과 유사한 조건이다. 결론적으로 2가지 시험 방법을 잘 이용하여 IC의 전자파 전도내성을 시험하는 방법이 필요하다. 그래서 본 논문에서는 각각의 시험 방법에 대하여 주파수 특성을 고려한 전자파 전도내성 시험 방법을 연구하고, 시험 영역을 제안하였다.
DPI는 10 MHz 이하에서 실험과 시뮬레이션의 오차가 있는데, 이 차이는 주입되는 DPI 노이즈 경로에 대한 DC blocking capacitor가 high pass 필터 역할로 인하여 저주파 영역의 저항이 커지면서 생기는 오차이다. 이러한 측정과 시뮬레이션의 차이를 줄이기 위해서는 BCI는 전류 주입 프로브의 기생 성분을 고려한 200 MHz 에서의 공진 지점에 대한 추가 모델 연구와 DPI는 전력 주입 경로의 DC blocking capacitor에 대한 회로 모델 연구가 필요하다.

질의응답

핵심어	질문	논문에서 추출한 답변
	IC의 전자파 전도내성 시험의 방법은 어디에 규정되어 있는가?	IC(Integrated Circuit)에서의 전자기파 영향에 대한 전도내성(Electromagnetic Conducted Immunity) 시험은 IEC(International Electrotechnical Commission) 기관에서 규정한다. IC의 전자파 전도내성 시험 방법은 IEC 62132-1～5에 규정을 하고 있다. IEC 62132-1은 일반적인 시험 방법에 대한 기본 구성을 정의하고 있으며, IEC 62132-2는 Radiated Immunity, IEC 62132-3은 BCI(Bulk Current Injection), IEC 62132-4는 DPI(Direct Power Injection), IEC 62132-5는 Workbench Faraday Cage 등을 규정하고 있다[1],[2] .
	IEC 62132-1～5의 각각의 부분에 규정되어 있는 것은?	IC의 전자파 전도내성 시험 방법은 IEC 62132-1～5에 규정을 하고 있다. IEC 62132-1은 일반적인 시험 방법에 대한 기본 구성을 정의하고 있으며, IEC 62132-2는 Radiated Immunity, IEC 62132-3은 BCI(Bulk Current Injection), IEC 62132-4는 DPI(Direct Power Injection), IEC 62132-5는 Workbench Faraday Cage 등을 규정하고 있다[1],[2] . 이러한 규정 중에서 현재 IC 제품을 생산하는 회사에서 고려하고 있는 방법은 주로 IEC 62132-3에 규정된 BCI 시험과 IEC 62132-4에 규정된 DPI 방법이다[3]～[6] .
	IEC 62132-3에 규정된 BCI 시험과 IEC 62132-4에 규정된 DPI 방법 각각의 특징은?	이러한 규정 중에서 현재 IC 제품을 생산하는 회사에서 고려하고 있는 방법은 주로 IEC 62132-3에 규정된 BCI 시험과 IEC 62132-4에 규정된 DPI 방법이다[3]～[6] . BCI는 측정하고자 하는 IC에 전류를 주입하여 EMC(Electromagnetic Compatibility) 규격의 만족 여부를 시험하는 방법이고, DPI는 RF 전력을 직접 IC에 주입하여 각각의 IC 소자들의 내성 크기(immunity level)을 시험하는 방식이다.

참고문헌 (14)

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AN10897, A Guide to Designing for ESD and EMC, NXP, Jan. 2010.
F. Lafon, F. D. Daran, M. Ramdani, R. Perdriau, and M. Drissi, "Immunity modeling of integrated circuits: An industrial case", IEICE Transactions on Communications, vol. E93-B, no. 7, pp. 1723-1730, Jul. 2010.

상세보기
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SangKeun Kwak, SeokSoon No, KyuJin Kim, Wansoo Nah, and SoYoung Kim, "Equivalent circuit modeling of bulk current injection probe", Korea-Japan EMT/EMC/BE Joint Conference, Seoul, May 2012.
Bo Pu, JaeJoong Lee, SangKeun Kwak, SoYoung Kim, and Wansoo Na, "Electromagnetic susceptibility analysis of ICs using DPI method with consideration of PDN", in Proc. APEMC, Singapore, pp. 77-80, May 2012.
Stephen H. Hall, et al., Advanced Signal Integrity for High-Speed Digital System Design, Hoboken, NJ : John Wiley & Sons, 2009.
N. Delorme, M. Belleville, and J. Chilo, "Inductance and capacitance analytic formulas for VLSI interconnects", Electronic Letters, 23rd, vol. 32, no. 11, May 1996.
www.mentor.com.
I. Chahine, M. Kadi, E. Gaboriaud, A. Louis, and B. Mazari, "Characterization and modeling of the susceptibility of integrated circuits to conducted electromagnetic disturbances up to 1 GHz", IEEE Trans. Electromagn. Compat., vol. 50, no. 2, pp. 285-293, May 2008.

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