[논문]기준 클럭 발생을 위한 저 젼력, 저 잡음 DLL기반 주파수 체배기

김형필; 황인철

doi:10.9723/jksiis.2013.18.5.009

[국내논문] 기준 클럭 발생을 위한 저 젼력, 저 잡음 DLL기반 주파수 체배기
A Low-power, Low-noise DLL-based Frequency Multiplier for Reference Clock Generator 원문보기

한국산업정보학회논문지 = Journal of the Korea Industrial Information Systems Research, v.18 no.5, 2013년, pp.9 - 14

김형필 (강원대학교 전기전자공학전공) , 황인철 (강원대학교 전기전자공학전공)

초록
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본 논문은 DLL 기술을 사용하여서 낮은 위상잡음을 갖는 주파수 체배기를 설계 하였다. VCDL은 공통모드 잡음을 줄이기 위해서 차동구조를 이용하여 설계 되었다. 이번 설계는 65nm, 1.2V TSMC CMOS 공정을 이용 하였고, 동작 주파수 범위는 10MHz에서 24MHz로 측정되었다. TCXO를 기준 주파수로 사용하여 위상잡음을 측정하였을 때 38.4MHz의 출력에서 1MHz offset 기준으로 -125dBc/Hz가 측정되었다. 총 면적은 $0.032mm^2$을 사용하였고, 출력 버퍼를 포함하여 총 1.8mA의 전류를 칩에서 소비하였다.

Abstract ▼ AI-Helper

This paper is designed frequency multiplier with low phase noise using DLL technique. The VCDL is designed using a differential structure to reduce common-mode noise. The proposed frequency multiplier is fabricated in a 65nm, 1.2V TSMC CMOS process, and the operating frequency range from 10MHz to 24MHz was measured. The SSB phase noise is measured to be -125dBc/Hz at 1MHz from 38.4MHz carrier. A total area of $0.032mm^2$were consumed in the chip, including the output buffer. Total current is 1.8mA at 1.2V supply voltage.

Keyword

AI 본문요약
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문제 정의

본 논문에서는 낮은 위상잡음을 갖는 DLL 기반의 주파수 체배기를 제안하였다. 잡음 특성을 개선하기 위해서 VCDL에 사용하는 지연 단을 차동구조로 설계 하였고, Edge Combiner 역시 위상잡음 시뮬레이션을 통해 트렌지스터 크기를 최적화 하였다.
그러나 기준 주파수용 크리스탈 공진기는 주파수가 높아질수록 가격이 기하급수적으로 비싸지고, 이미 기존의 무선 통신용 SoC들이 20～30MHz 대역의 크리스탈 공진기를 사용하는 환경에서, RF PLL의 기준 주파수만 올리는 것은 불가능 하다. 이를 해결하기 위해 본 논문에서는 DLL(Delay Locked Loop) 기반의 주파수 체배기를 제안하고 그 효과를 검증 하였다. 주파수 체배기는 일반적으로 PLL구조나 DLL구조가 많이 사용되고 있다.

가설 설정

<그림 2> (a) VCDL의 회로도, (b)지연 단의 회로도.

제안 방법

본 논문의 설계한 DLL 기반의 주파수 체배기는 기준 주파수의 2배 및 4배의 주파수를 합성하는 용도로 사용되기 때문에 높은 위상 잡음 특성을 만족 하여야 한다. 이를 위해서 DLL에 사용되는 블록들은 잡음에 강하도록 설계 되었다. 회로에 관한 자세한 내용은 2장에서 설명하고, 3장에서는 65nm CMOS 공정을 이용하여 제작된 칩의 측정결과를 제시하고, 4장에서는 논문의 결론을 맺도록 한다.
DLL의 위상 잡음 특성을 개선하기 위해서 VCDL에 사용하는 지연 단은 차동 구조로 설계하여 공동 형 잡음을 제거 하였다. 그림 2의 (a)와(b)는 VCDL과 지연 단의 회로도를 나타내고 있다.
본 논문에서는 설계한 DLL기반의 주파수 체배기는 기준 주파수의 2배와 4배의 주파수를 출력하도록 되어있고, 이를 위해서 4배의 주파수를 출력할 경우에는 VCDL에서 출력되는 EG~ EG의 신호가 모두 Edge Combiner에 입력되어 출력을 만들어 주게 설계하였고, 2배의 주파수를 출력하는 경우에는 짝수 번째의 EG신호만 Edge Combiner에 입력되어 출력을 만들어주게 설계되었다.
Edge Combiner 블록 또한 최적의 잡음 특성을 갖도록 하기 위하여 위상잡음 시뮬레이션을 통하여 트렌지스터의 사이즈를 조절하였다.
본 논문은 65nm, 1.2V TSMC CMOS 공정을 이용하여 설계 되었고 위상잡음을 측정하기 위해서는 Agilent Technologies 사의 N9010A EXA 신호 분석기를 사용하였고, 출력파형 및 전류를 측정하기 위해서는 Tektronix 사의 MSO 4140 오실로스코프를 사용하였다.
DLL기반 주파수 체배기 측정에는 19.2MHz의 SMD 타입의 TCXO(Temperature Compensated Crystal Oscillator)를 기준주파수로 사용하여서 측정을 진행하였다. 그림 5는 DLL기반의 주파수 체배기의 출력파형을 나타내고 있고, (a)는 기준 주파수의 2배의 주파수를 출력 할 때의 파형이고, (b)는 기준 주파수의 4배의 주파 수를 출력 할 때의 파형이다.
위상잡음 측정을 위해서 DLL기반의 주파수 체배기의 스펙트럼 분석을 진행하였다. 그림 6의 (a),(b)는 DLL기반 주파수 체배기의 출력 주파수 특성을 나타내고 있다.
본 논문에서는 낮은 위상잡음을 갖는 DLL 기반의 주파수 체배기를 제안하였다. 잡음 특성을 개선하기 위해서 VCDL에 사용하는 지연 단을 차동구조로 설계 하였고, Edge Combiner 역시 위상잡음 시뮬레이션을 통해 트렌지스터 크기를 최적화 하였다.

대상 데이터

M1과 M2 트렌지스터의 게이트 부분은 입력으로 사용되고, 드레인 쪽은 출력이 된다. M7 트렌지스터는 지연 단의 지연시간을 조절하기 위해서 사용하였다. 컨트롤 전압 Vc가 변하게 되면 M7를 통해 M3과 M6에 흐르는 전류가 가변 되어 지연시간이 조절 된다.

성능/효과

두 개의 파형 중에 아래쪽에 있는 파형은 TCXO 자체의 위상 잡음을 나타낸 것이고, 위쪽에 있는 파형은 주파수 체배기의 출력 위상잡음을 나타내고 있다. 파형을 분석해보면 TCXO 자체의 위상잡음과 주파수 체배기 출력의 위상잡음이 5dB정도 잡음특성이 열화 된 것을 확인 할 수 있었고, 1MHz에서 -125dBc/Hz의 위상잡음을 측정 할 수 있었다. 그리고 위상잡음 측정에서 300kHz 이하의 주파수 에서 두 위상잡음이 거의 차이가 없는 것처럼 보이는 것은 측정 장비의 한계치 때문인 것으로 판단된다.
주파주 체배기의 설계는 65nm, 1.2V TSMC CMOS 공정을 이용하였고, 위상잡음은 기준주파수와 비교하였을 때 5dB정도 잡음특성이 열화 된 것을 확인 할 수 있었다. 이번에 설계한 주파수 체배기를 이용하면 PLL 기반의 주파수합성기에 잡음 특성 개선을 기대할 수 있다.

후속연구

2V TSMC CMOS 공정을 이용하였고, 위상잡음은 기준주파수와 비교하였을 때 5dB정도 잡음특성이 열화 된 것을 확인 할 수 있었다. 이번에 설계한 주파수 체배기를 이용하면 PLL 기반의 주파수합성기에 잡음 특성 개선을 기대할 수 있다.

질의응답

핵심어	질문	논문에서 추출한 답변
	DLL이 제공하는 다중 위상 신호들을 이용하여 주파수 체배된 신호를 얻기 위해 어떤 조건을 만족해야하는가?	그러나 DLL이 제공하는 다중 위상 신호들을 이용하여 각 신호들의 edge를 합성해 주면, 주파수 체배된 신호를 얻을 수 있다. 이 경우에 합성에 사용되는 다중 위상 신호들의 위상이 균일해야 하고, 전체 위상 합이 360도가 되는 조건을 만족해야 한다.
	DLL의 경우 기본적으로 주파수 체배가 불가능한 이유는?	PLL 기반의 클럭 합성기의 구조는 그림 1 (a)에서 보이는 것과 같이 크게 PFD(Phas e Frequency Detector), CP(Charge Pump), LF(Loop filter), VCO (Voltage Control led oscillator), Divider로 구성되어 있고, DLL기반의 클럭 합성기는 그림 1 (b)와 같이 PFD, CP, LF, VCDL(Voltage Controlled Delay Line), Edge Combiner로 구성되어 있다. DLL의 경우에는 개방형 지연 소자를 사용하기 때문에 기본적으로 주파수 체배가 불가능하다. 그러나 DLL이 제공하는 다중 위상 신호들을 이용하여 각 신호들의 edge를 합성해 주면, 주파수 체배된 신호를 얻을 수 있다.
	PLL 기반의 클럭 합성기는 어떻게 구성되어 있는가?	주파수 체배기는 일반적으로 PLL구조나 DLL구조가 많이 사용되고 있다. PLL 기반의 클럭 합성기의 구조는 그림 1 (a)에서 보이는 것과 같이 크게 PFD(Phas e Frequency Detector), CP(Charge Pump), LF(Loop filter), VCO (Voltage Control led oscillator), Divider로 구성되어 있고, DLL기반의 클럭 합성기는 그림 1 (b)와 같이 PFD, CP, LF, VCDL(Voltage Controlled Delay Line), Edge Combiner로 구성되어 있다. DLL의 경우에는 개방형 지연 소자를 사용하기 때문에 기본적으로 주파수 체배가 불가능하다.

참고문헌 (8)

Kyungho Ryu; Dong-Hoon Jung; Seong-Ook Jung, "A DLL With Dual Edge Triggered Phase Detector for Fast Lock and Low Jitter Clock Generator,"IEEE Transactions on Circuits and Systems I Regular Papers Volume. 59 PP. 1860 - 1870, Sept. 2012.

상세보기
Hwang. S, Kim, K.-M. ; Kim. K, Kim. C., "A Self-Calibrated DLL-Based Clock Generator for an Energy-Aware EISC Processor,"IEEE Transactions on Very Large Scale Integration(VLSI) Systems, Issue: 99 ,PP.1 - 5 , Apr 2012
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Woojae Lee; SeongHwan Cho ,"A 2.4-GHz Reference Doubled Fractional-N PLL with Dual Phase Detector in 0.13- ${\mu}m$ CMOS," International Symposium on Circuits and Systems (ISCAS), PP. 1328 - 1331, 2010
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Chulwoo Kim; In-Chul Hwang; Sung-Mo Kang, "A low-power small-area ${\pm}7.28$ -ps -jitter 1-GHz DLL-based clock generator," IEEE Journal of Solid-State Circuits, PP. 1414-1420 , 2002

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