[논문]모바일 기기용 BMIC를 위한 2차 시그마 델타 모듈레이터

박철규; 장기창; 김효재; 최중호

doi:10.7471/ikeee.2014.18.2.263

모바일 기기용 BMIC를 위한 2차 시그마 델타 모듈레이터
Second-order Sigma-Delta Modulator for Mobile BMIC Applications 원문보기

전기전자학회논문지 = Journal of IKEEE, v.18 no.2, 2014년, pp.263 - 271

박철규 (Dept. of Electrical and Computer Engineering, University of Seoul) , 장기창 (Dept. of Electrical and Computer Engineering, University of Seoul) , 김효재 (Dept. of Electrical and Computer Engineering, University of Seoul) , 최중호 (Dept. of Electrical and Computer Engineering, University of Seoul)

초록
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본 논문에서는 모바일 기기의 배터리 전력관리 IC(Battery Management IC)에서 전압 및 온도를 측정하여 디지털 신호로 바꾸어 주는데 필요한 시그마-델타 모듈레이터를 설계하였다. 제안하는 이산-시간 시그마-델타 모듈레이터는 2차의 단일 비트 구조이고 0.13um CMOS 공정으로 제작되었다. 모듈레이터의 소모전류를 줄이기 위하여 switched-opamp 방식을 적용하여 설계하였다. 제안하는 모듈레이터는 오버 샘플링 비율이 256 일 때 256kHz의 클락 주파수에서 83-dB의 dynamic range와 81.7dB의 peak signal-to-(noise + distortion) ratio(SNDR)를 가진다. 3.3 V의 전원전압에서 0.66 mW의 전력을 소모하며 모듈레이터 코어의 면적은 $0.425mm^2$ 이다.

Abstract ▼ AI-Helper

This paper presents design of the second-order sigma-delta modulator for converting voltage and temperature signals to digital ones in Battery Management IC (BMIC) for mobile applications. The second-order single-loop switched-capacitor sigma-delta modulator with 1-bit quantization in 0.13-um CMOS technology is proposed. The proposed modulator is designed using switched-opamp technique for saving power consumption. With an oversampling ratio of 256 and clock frequency of 256kHz, the modulator achieves a measured 83-dB dynamic range and a peak signal-to-(noise+distortion) ratio (SNDR) of 81.7dB. Power dissipation is about 0.66 mW at 3.3 V power supply and the occupied core area is $0.425mm^2$.

주제어

AI 본문요약
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문제 정의

BMIC에서 ADC는 12∼16bit 정도의 해상도를 필요를 한다. 따라서 본 논문에서는 ADC의 해상도가 16bit이 되도록 목표로 정하여 설계하였다. 배터리 관리 어플리케이션에서는 일반적으로 1∼100Hz 정도의 대역폭을 필요로 하지만, 가속도 센서 및 다른 센서 어플리케이션 분야에도 적용할 수 있도록 대역폭을 500Hz로 설정을 하였다.
본 논문에서는 모바일 기기의 BMIC 전압 및 온도를 측정하여 디지털 신호로 바꾸어 주는데 필요한 시그마 델타 모듈레이터를 설계하였다. 첫째, 입력신호의 범위를 늘리기 위해 모듈레이터의 계수를 적절히 조정 하였고, 둘째 전류 소모를 줄이기 위해서 switched-opamp 기법을 적용하여 일반적인 모듈레이터보다 25%의 전류소모를 감소시켰다.
특히 소자간의 mismatch와 같은 비이상적 현상들에 둔감하고 다른 구조의 ADC에 비하여 구조가 매우 간단하여 저전력 설계에 유리 하다[5]. 이러한이유로 시그마-델타 ADC는 BMIC 어플리케이션에 매우 적합하며, 본 논문에서는 시그마-델타 ADC를 위한 단일비트 2차 시그마-델타 모듈레이터를 설계 하였다. 설계된 구조는 전체 모듈레이터의 소모전류를 줄이기 위하여 switched-opamp 기법이 적용 되었다[6].

제안 방법

25를 맞추기 위해 적분 커패시터를 8pF으로 결정하였다. 그리고 두 번째 적분기의 피드백 패스의 샘플링 커패시터를 2pF으로 결정하고 피드백 패스의 이득 0.5를 맞추기 위해 적분 커패시터를 4pF으로 결정하였다. 첫 번째 적분기의 출력을 샘플링하는 커패시터는 두 번째 적분기로 넘어갈 때 이득이 1이므로 4pF으로 결정하였다.
표 3은 다른 논문의 연구결과의 비교를 나타낸 것이다. 다른 논문들과의 어플리케이션이 서로 다르지만, 비교를 하기 위해 FOM(Figure of Merit)을 계산하였으며, 계산식은 아래의 (10) 과 같다.
칩 측정 시 입력 소스는 audio precision을 통하여 차동신호를 넣어 주었다. 모듈레이터의 출력을 logic analyzer를 통하여 추출한 후 MATLAB을 통하여 결과를 확인 하였다.
하지만, 추가된 커패시터만큼의 면적이 늘어나는 단점이 있다. 본 설계에서는 첫 번째 및 두 번째 적분기의 출력의 제한을 고려하여 계수 [a, b, c]의 값을 [0.25, 0.5, 1] 로 결정하였다.
제작된 PCB는 외부 잡음 성분을 최소화하기 위해 4-layer 기판으로 설계 및 제작되었다. 아날로그 전원, 디지털 전원 및 버퍼의 전원을 각각 분리하였으며 각각의 전원에 전원 전압의 잡음성분을 줄여주는 디커플링 커패시터를 추가하였다.
2개의 적분기와 비교기 및 래치로 구성되 어 있다. 입력 및 출력 공통모드 전압은 1.5V 로 설정하였고 REFP 와 REFM 은 각각 2.5V 와 0.5V로 설정하였다.
5일 때, (1- z^{- 1})² 의 노이즈 전달함수를 얻을 수 있기 때문에 최대의 SNR 값을 얻을 수 있다[5]. 적분기 출력의 동작 범위를 고려하여 MATLAB 시뮬레이션을 통해 원하는 성능을 만족하는 계수 값을 도출하였으며, a와 b는 각각 0.5, 1로 결정 하였다. 계수 c의 경우 두 번째 적분기 뒷단에 비교기가 이어지므로 두 번째 적분기의 출력의 제한을 넘지 않는 범위에서 계수를 결정할 수 있다.
첫 번째 적분기는 증폭기 내부의 바이어스 전압(BP1, BP2, BN1, BN2)에 대하여 추가로 스위치를 구성하여 Φ1에서 꺼지고 Φ2에서 켜지는 동작을 수행하도록 설계하였으며, 두 번째 적분기는 추가의 스위치 없이 증폭기만을 사용 하였다.
커패시터 값은 kT/C 노이즈, 수동소자의 부정합 문제 및 선형성을 고려하여 첫 번째 적분기의 샘플링 커패시터를 2pF으로 결정하였고, 적분기의 이득 0.25를 맞추기 위해 적분 커패시터를 8pF으로 결정하였다. 그리고 두 번째 적분기의 피드백 패스의 샘플링 커패시터를 2pF으로 결정하고 피드백 패스의 이득 0.

대상 데이터

제안하는 회로는 0.18 um 1P6M thick gate CMOS 공정을 사용하여 제작하였다. 단일 비트의 2차 구조를 가지며 오버 샘플링 비율이 256 일 때 256kHz의 클락 주파수에서 83 dB의 dynamic range와 81.
제안한 모듈레이터는 0.13μm thick-gate 1P6M CMOS 공정으로 설계 되었으며 그림 13은 모듈레이 터의 레이아웃을 나타내며 전체 코어의 면적은 0.425mm2 이다.
그림 14는 칩의 성능을 측정하기 위한 측정 보드의 모습이다. 제작된 PCB는 외부 잡음 성분을 최소화하기 위해 4-layer 기판으로 설계 및 제작되었다. 아날로그 전원, 디지털 전원 및 버퍼의 전원을 각각 분리하였으며 각각의 전원에 전원 전압의 잡음성분을 줄여주는 디커플링 커패시터를 추가하였다.

이론/모형

이러한이유로 시그마-델타 ADC는 BMIC 어플리케이션에 매우 적합하며, 본 논문에서는 시그마-델타 ADC를 위한 단일비트 2차 시그마-델타 모듈레이터를 설계 하였다. 설계된 구조는 전체 모듈레이터의 소모전류를 줄이기 위하여 switched-opamp 기법이 적용 되었다[6].

성능/효과

8Hz의 주파수를 갖는 사인파에 대한 측정된 출력 스펙트럼의 결과를 보여준다. 128k개의 샘플로 출력된 결과이며 2차의 잡음 변형이 나타나는 것을 확인할 수 있다. 하지만 이상적인 2차 모듈레이터 보다 noise floor가 올라가 있는 것을 확인 할 수 있다.
18 um 1P6M thick gate CMOS 공정을 사용하여 제작하였다. 단일 비트의 2차 구조를 가지며 오버 샘플링 비율이 256 일 때 256kHz의 클락 주파수에서 83 dB의 dynamic range와 81.7dB의 SNDR의 측정 결과를 얻을 수 있었다. 전체 칩 전력 소모는 3.
여기서 계수 a는 첫 번째 적분기의 이득(C_S1/C_I1)이며 b는 두 번째 적분기에 인가되는 DAC 출력의 이득(C_S3/C_I2) 그리고 c는 두 번째 적분기의 이득(C_S2/C_I2) 이다. 일반적인 2차 시그마 델타 모듈레이터의 경우 두 번째 적분기의 샘플링 커패시터(C_S2)를 공유하는 구조를 사용하게 되면 계수 b를 항상 1로 가져가게 되므로 a/b = 0.5를 맞춰주기 위하여 a = 0.5로 고정된 값을 가지게 되지만, 제안된 시그마 델타 모듈레이터는 두 번째 적분기 피드백 패스의 샘플링 커패시터(C_S3)를 추가로 사용함으로써 계수 a, b, c를 원하는 대로 조정할 수 있어 더욱 유동적인 설계가 가능하다. 하지만, 일반적인 시그마-델타 모듈레이터와 동일한 연산 수행을 위해 추가의 커패시터를 사용하였다.
본 논문에서는 모바일 기기의 BMIC 전압 및 온도를 측정하여 디지털 신호로 바꾸어 주는데 필요한 시그마 델타 모듈레이터를 설계하였다. 첫째, 입력신호의 범위를 늘리기 위해 모듈레이터의 계수를 적절히 조정 하였고, 둘째 전류 소모를 줄이기 위해서 switched-opamp 기법을 적용하여 일반적인 모듈레이터보다 25%의 전류소모를 감소시켰다.
표 2는 switched-opamp 기법을 on 하였을 경우에 측정된 결과를 요약 표이다. 표 1에서 보듯이 switched-opamp 기법을 on/off 하였을 경우의 전류소모 감소량이 시뮬레이션 결과와 측정된 결과가 각각 11uA, 14uA로 코어 전류 소모량의 25%가 줄어들었으며, 이에 비해 SNDR은 시뮬레이션에서는 0.26dB, 측정결과에서는 0.2dB의 감소 차이를 나타내었다. 표 3은 다른 논문의 연구결과의 비교를 나타낸 것이다.

질의응답

핵심어	질문	논문에서 추출한 답변
	시그마-델타 모듈레이터의 구성 중 피드백 루프는 어떤 특성을 가지고 있는가?	시그마-델타 모듈레이터는 피드백 루프 내부의 아날로그 필터와 양자화기로 구성되어 있다[4]. 피드백 루프는 저주파수 대역의 양자화 잡음 및 비선형 성분을 고주파수 대역으로 보내는 잡음 변형 특성을 가지고 있다. 시그마-델타 ADC 는 시그마-델타 모듈레이터의 고주파 대역의 양자화 잡음을 디지털 저대역 통과 필터를 통과시켜 제거하고 원하는 신호 대역에서 높은 해상도를 얻게 된다.
	리튬이온 2차 배터리의 장점은 무엇인가?	리튬이온 2차 배터리는 에너지 밀도가 높고, 작동 전압이 높을 뿐 아니라 우수한 수명 특성을 보이므로 스마트폰, 노트북, 디지털 카메라 등의 휴대용 전자제품에 널리 적용된다. 특히 최근 모바일 기기 수요의 증가와 더불어 다양한 멀티미디어 기능을 요구함에 따라 배터리 사용시간이 줄어들게 되어 배터리의 효율적인 관리와 보호를 위해 배터리의 특성 파라미터를 정확하게 측정하고 이를 디지털 데이터로 변환하여 배터리 측정, 관리, 보호 알고리듬을 구현 할 수 있도록 해주는 배터리 관리 집적회로(Battery Management Integrated Circuit: BMIC)기술이 필요 하게 되었다.
	BMIC를 위한 AFE 시스템의 주요 블록을 어떻게 구성되는가?	BMIC를 위한 AFE 시스템의 주요 블록은 배터리로부터 감지된 전압, 전류, 온도 신호를 디지털 신호로 변환하는 Analog-to-Digital Converter(ADC) 및 이를 구동하기 위한 전원공급 장치, 보호 회로들로 구성이 된다. 핵심 블록인 ADC를 통해 출력된 디지털 데이터는 배터리 관리를 위한 알고리듬을 Micro Control Unit(MCU)에서 처리하게 되므로 ADC에서 얻을 수 있는 정확도 및 해상도가 전체 BMIC의 성능에 영향을 미친다[3].

참고문헌 (12)

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원문보기 상세보기
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High-Precision Li+ Battery Monitor, maxim.com, Available:http://datasheets.maxim-ic.com/en/ds/DS27 60.pdf
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상세보기
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상세보기
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상세보기
Jian-Yi Wu and Z. Zhang, "A 107.4dB SNR Multi-Bit Sigma Delta ADC With 1-PPM THD at-0.12dB From Full Scale Input," IEEE Journal of Solid-State Circuits, vol. 44, pp. 3060-3066, Nov. 2009.

상세보기
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상세보기
Jen-Shiun and Pao-Chu Chou, "Dual-Mode Sigma-Delta Modulator for Wideband Receiver Applications", Circuits and Systems, 2003. ISCAS '03. Proceedings of the 2003 International Symposium on, vol. 1, I-997 - I-1000, May. 2003.
Sauerbrey, J. and Wittig, M., "0.65V SIGMA-DELTA MODULATOR", Circuits and Systems, 2003. ISCAS '03. Proceedings of the 2003 International Symposium on, vol. 1, I-1021-I-1024, May. 2003.

저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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