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비대칭 이중게이트 MOSFET의 상하단 산화막 두께비에 따른 전도중심에 대한 문턱전압 의존성
Conduction Path Dependent Threshold Voltage for the Ratio of Top and Bottom Oxide Thickness of Asymmetric Double Gate MOSFET 원문보기

한국정보통신학회논문지 = Journal of the Korea Institute of Information and Communication Engineering, v.18 no.11, 2014년, pp.2709 - 2714  

정학기 (Department of Electronic Engineering, Kunsan National University)

초록
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본 연구에서는 비대칭 이중게이트 MOSFET의 상하단 게이트 산화막 두께 비에 대한 문턱전압 및 전도중심의 변화에 대하여 분석하고자한다. 비대칭 이중게이트 MOSFET는 상하단 게이트 산화막의 두께를 다르게 제작할 수 있어 문턱전압이하 영역에서 전류를 제어할 수 있는 요소가 증가하는 장점이 있다. 상하단 게이트 산화막 두께 비에 대한 문턱전압 및 전도중심을 분석하기 위하여 포아송방정식을 이용하여 해석학적 전위분포를 구하였다. 이때 전하분포는 가우스분포함수를 이용하였다. 하단게이트 전압, 채널길이, 채널두께, 이온주입범위 및 분포편차를 파라미터로 하여 문턱전압 및 전도중심의 변화를 관찰한 결과, 문턱전압은 상하단 게이트 산화막 두께 비에 따라 큰 변화를 나타냈다. 특히 채널길이 및 채널두께의 절대값보다 비에 따라 문턱전압이 변하였으며 전도중심이 상단 게이트로 이동할 때 문턱전압은 증가하였다. 또한 분포편차보단 이온주입범위에 따라 문턱전압 및 전도중심이 크게 변화하였다.

Abstract AI-Helper 아이콘AI-Helper

This paper has analyzed the change of threshold voltage and conduction path for the ratio of top and bottom gate oxide thickness of asymmetric double gate MOSFET. The asymmetric double gate MOSFET has the advantage that the factor to be able to control the current in the subthreshold region increase...

주제어

AI 본문요약
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문제 정의

  • 이므로 상하단 게이트 산화막 두께가 직접적으로 전위분포 및 드레인전류에 영향을 미치는 것을 알 수 있다. 그러므로 본 연구에서는 상하단 게이트 산화막 두께비에 따른 문턱전압의 변화 및 전도중심과의 관계를 분석하고자한다.
  • 본 연구에서 제시한 차단전류모델 및 문턱전압모델에 대한 타당성은 이미 발표된 논문[8]에서 입증되었으므로 본 연구에서는 2장에서 제시한 모델을 이용하여 문턱전압의 상하단 게이트 산화막에 대한 변화를 고찰할 것이다. 하단게이트 전압을 파라미터로하여 전도중심 및 문턱전압의 변화를 상하단게이트 산화막 두께비에 따라 그림 2에 도시하였다.
  • 본 연구에서는 비대칭 이중게이트 MOSFET의 상하단 게이트 산화막 두께 비에 대한 문턱전압 및 전도중심의 변화에 대하여 분석하였다. 특히 하단게이트 전압, 채널길이, 채널두께, 이온주입범위 및 분포편차를 파라미터로 하여 문턱전압 및 전도중심의 변화를 관찰하여 결과를 비교·설명하였다.
  • 그러나 비대칭 이중게이트 MOSFET는 상하단게이트 산화막 구조 뿐만이 아니라 상하단 게이트 인가전압을 다르게 할 수 있으므로 단채널효과를 제어할 수 있는 요소가 증가한다는 장점이 있다. 이에 본 연구에서는 비대칭 이중게이트 MOSFET의 문턱전압이 상하단 게이트 산화막 두께비에 따라 어떻게 변화하는지를 고찰하였다. 이를 위하여 포아송방정식을 풀어 해석학적 급수형태의 전위 분포를 Ding 등의 연산방법을 이용하여 구하였다.
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질의응답

핵심어 질문 논문에서 추출한 답변
이중게이트 MOSFET는 어떻게 구분되는가? 그러나 단채널시 발생하는 문턱전압이동 현상은 필연적이므로 이에 대한 연구가 활발히 진행되고 있다[5]. 이중게이트 MOSFET는 상하단구조가 동일한 대칭형과 상하단 게이트구조를 달리 제작할 수 있는 비대칭형으로 구분할수 있다. 대칭형 이중게이트 MOSFET는 구조가 간단하여 제작이 용이하다는 장점이 있으나 단채널효과를 제어할 수 있는 구조적 파라미터가 비대칭구조보다 적어 단채널효과를 효율적으로 제어할 수 없다.
도핑분포함수의 형태에 따른 문턱전압 및 전도중심의 변화는 어떻게 되는가? 도핑분포함수에 따른 변화는 고 도핑에서만 관측할 수 있었으므로 1018/cm3 정도로 채널이 고 도핑된 경우만 관찰하였다. 이 때 이온주입범위가 5 nm미만의 경우 문턱전압은 상하단 게이트 산화막 두께비의 증가에 따라 단조감소하는 경향을 보이나 이온주입범위가 7 nm로 증가하면 tox2가 tox1보다 작을 경우 증가하다가 tox2가 tox1보다 커지면 단조감소하는 경향을 보이고 있었다. 전도중심의 변화에서도 이온주입범위가 5 nm이하에서 는 거의 동일한 위치를 보이나 7 nm로 증가하면 전도중심이 상단게이트로 이동하며 상대적으로 문턱전압은 증가하는 것을 알 수 있다.
Єsi의 의미는 무엇인가? 여기서 Єsi는 실리콘의 유전율이다. 이때 다음 조건과 같은 경계조건을 이용한다.
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참고문헌 (8)

  1. S.M.Lee, J.Y.Kim, C.G.Yu and J.T.Park, "A Comparative study on hot carrier effects in inversion-mode and junctionless MugFETs," Solid-State Electronics, vol.79, pp.253-257, 2013. 

  2. G.A.T.Seville, J.P.Rojas, H.M.Fahad, A.M.Hussain, C.E.Smith, M.M.Hussain and R. Ghanem, "Flexible and transparant silicon-on-polymer based sub-20 nm non-planar 3D FinFET for brain-architecture inspired computation," Advanced Materials, vol.26, no.18, pp.2794-2799, 2014. 

  3. J.B.Roldan, B.Gonzalez, B.Iniguez, A.M.Roldan, A.Lazaro and A.Cerdeira, "In-depth analysis and modelling of self-heating effects in nanometric DGMOSFETs," Solidstate electronics, vol.79, no.1, pp.179-184, 2013. 

  4. K.B.Ali, J.P.Raskin, A.Gharsallah and C.R.Neve, "RF performance of SOI CMOS technology on commercial 200-mm enhanced signal integrity high resistivity SOI substrate," IEEE Trans. on Electron Devices, vol.61, no.3, pp.722-728, 2014. 

  5. Y.Li and C.H.Hwang, "Discrete-dopant-fluctuated threshold voltage roll-off in sub-16 nm bulk fin-type field effects transistors," Japanese Journal of Applied Physics, vol.47, no.4, pp.2580-2584, 2008. 

  6. Z.Ding, G.Hu, J.Gu, R.Liu, L.Wang and T.Tang,"An analytical model for channel potential and subthreshold swing of the symmetric and asymmetric double-gate MOSFETs," Microelectronics J., vol.42, pp.515-519, 2011. 

  7. Hakkee Jung, :Analysis for Potential Distribution of Asymmetric Double Gate MOSFET Using Series Function, J. of KIICE, vol.17, no.11, pp.2621-2626. 2013. 

  8. H.K.Jung and H.S.Kwon,"Analysis of Channel Dimension Dependent Threshold Voltage for Asymmetric DGMOSFET," 2014 International Conference on Future Information & Communication Engineering, vol.6, no.1, pp.299-302, 2014. 

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