기존의 동기방식의 회로는 나노미터 영역에서의 공정, 전압, 온도 변이 (PVT variation), 그리고 노화의 영향으로 시스템의 전체 성능을 유지할 수 없을 뿐만 아니라 올바른 동작을 보장할 수도 없다. 따라서 본 논문에서는 여러 가지 변이에 영향을 받지 않는 비동기회로 설계 방식 중에서 타이밍 분석이 요구되지 않고, 설계가 간단한 DI(delay insentive) 방식의 NCL (Null Convention Logic) 설계 방식을 이용하여 디지털 시스템을 설계하고자 한다. 기존의 NCL 게이트들의 회로 구조들은 느린 스피드, 높은 영역 오버헤드, 높은 와이어(wire) 복잡도와 같은 약점을 가지고 있기 때문에 본 논문에서는 빠른 스피드, 낮은 영역 오버헤드, 낮은 와이더 복잡도를 위해서 트랜지스터 레벨에서 설계된 새로운 저전력 고속 NCL 게이트 라이브러리를 제안하고자 한다. 제안된 NCL 게이트들은 동부 0.11um 공정으로 구현된 비동기 방식의 곱셈기의 지연, 소모 전력에 의해서 기존의 NCL 게이트 들과 비교되었다.
기존의 동기방식의 회로는 나노미터 영역에서의 공정, 전압, 온도 변이 (PVT variation), 그리고 노화의 영향으로 시스템의 전체 성능을 유지할 수 없을 뿐만 아니라 올바른 동작을 보장할 수도 없다. 따라서 본 논문에서는 여러 가지 변이에 영향을 받지 않는 비동기회로 설계 방식 중에서 타이밍 분석이 요구되지 않고, 설계가 간단한 DI(delay insentive) 방식의 NCL (Null Convention Logic) 설계 방식을 이용하여 디지털 시스템을 설계하고자 한다. 기존의 NCL 게이트들의 회로 구조들은 느린 스피드, 높은 영역 오버헤드, 높은 와이어(wire) 복잡도와 같은 약점을 가지고 있기 때문에 본 논문에서는 빠른 스피드, 낮은 영역 오버헤드, 낮은 와이더 복잡도를 위해서 트랜지스터 레벨에서 설계된 새로운 저전력 고속 NCL 게이트 라이브러리를 제안하고자 한다. 제안된 NCL 게이트들은 동부 0.11um 공정으로 구현된 비동기 방식의 곱셈기의 지연, 소모 전력에 의해서 기존의 NCL 게이트 들과 비교되었다.
Conventional synchronous circuits cannot keep the circuit performance, and cannot even guarantee correct operations under the influence of PVT variations and aging effects in the nanometer regime. Therefore, in this paper, a DI (delay insensitive) design based NCL (Null Convention Logic) design meth...
Conventional synchronous circuits cannot keep the circuit performance, and cannot even guarantee correct operations under the influence of PVT variations and aging effects in the nanometer regime. Therefore, in this paper, a DI (delay insensitive) design based NCL (Null Convention Logic) design methodology with a very simple design structure has been used to design digital systems, which is one of well-known asynchronous design methods robust to various variations and does not require any timing analysis. Because circuit-level structures of conventional NCL gates have weakness of low speed, high area overhead or high wire complexity, this paper proposes a new lNCL gates designed at the transistor level for high-speed, low area overhead, and low wire complexity. The proposed NCL gate libraries have been compared to the conventional NCL gates in terms of circuit delay, area and power consumption using a asynchronous multiplier implemented in dongbu 0.11um CMOS technology.
Conventional synchronous circuits cannot keep the circuit performance, and cannot even guarantee correct operations under the influence of PVT variations and aging effects in the nanometer regime. Therefore, in this paper, a DI (delay insensitive) design based NCL (Null Convention Logic) design methodology with a very simple design structure has been used to design digital systems, which is one of well-known asynchronous design methods robust to various variations and does not require any timing analysis. Because circuit-level structures of conventional NCL gates have weakness of low speed, high area overhead or high wire complexity, this paper proposes a new lNCL gates designed at the transistor level for high-speed, low area overhead, and low wire complexity. The proposed NCL gate libraries have been compared to the conventional NCL gates in terms of circuit delay, area and power consumption using a asynchronous multiplier implemented in dongbu 0.11um CMOS technology.
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문제 정의
논문에서는 static, semi-static, differential NCL(DNCL)과 같은 NCL 구조들이 가지고 있는 약점들(느린 스피드, 높은 영역 오버헤드, 높은 배선 복잡도)을 극복하기위한 트랜지스터 레벨에서 설계된 새로운 저전력 고속 NCL 게이트 라이브러리를 제안하였다. 제안된 NCL 게이트는 성능과 전력 모두에서 기존의 NCL 게이트 구조들보다 향상된 결과를 보여주었기 때문에 최근 관심이 집중되고 있는 NCL 비동기 시스템을 위한 최적의 게이트 라이브러리로 사용될 것으로 기대된다.
이상과 같이 기존의 각 NCL 셀은 서로 장단점을 가지고 있으며, 공통적으로 증가하는 지연, 증가하는 전력, 큰 사이즈, 어려운 설계 등의 단점을 가지고 있다. 이런 공통의 문제를 해결하기 위해서 본 논문에서는 새로운 구조의 NCL 게이트를 제안하고자 한다.
제안 방법
설계된 곱셈기는 8개의 register, 8개의 completion 회로, 7개의 반가산기, 7개의 전가산기, 그리고, 크기를 줄이기 위해서 곱셈의 마지막 비트에 특별히 설계된 가산기인 GEN_S7로 구성되었다. 구성된 곱셈기는 기존의 static, semi-static, DNCL, 그리고 제안된 NCL 게이트를 각각 사용해서 구현되었으며, 측정된 전력과 지연은 표 4와 같다. 표 4의 실험 결과는 제안된 NCL 구조가 기존의 NCL 구조들보다 전력에서는 12% 이상의 감소를 보였고, 전파 지연에서는 최소 19% 이상의 감소를 보여주었다.
11um 공정으로 구현된 실제 제안된 NCL 칩 사진을 나타낸다. 구현된 칩은 성능과 전력의 비교를 위해서 기존 NCL 방식에서 가장 전력과 지연이 작은 static 구조와 제안된 NCL 구조의 곱셈기와 동기와 비동기 인터페이스 회로로 구성이 되었다.
따라서 본 논문에서는 기존의 다른 NCL 게이트 셀 라이브러리와는 다르게 회로의 성능, 전력을 모두 고려한 최적화된 새로운 NCL 게이트를 제안하고, 제안된 NCL 게이트 라이브러리를 기반으로 새로운 고성능 저전력 곱셈기를 동부 0.11um 공정을 사용해서 설계하고 구현하였다. 구현된 곱셈기의 실험 결과는 기존의 NCL 비동기 방식 회로들과 성능, 전력에 관해서 비교하였다.
11um 공정으로 구현된 비동기 방식의 곱셈기의 지연, 소모 전력에 의해서 기존의 NCL 게이트들과 비교되었다. 표 2는 전력 감소 부분을 기존의 NCL 게이트와 비교하기 위하여 측정한 결과이며, NCL의 27개의 모든 게이트 셀의 비교가 아닌 곱셈기에 사용하는 10개의 기본 게이트들의 전력을 측정하였다. 표 3은 전파 지연을 기존의 NCL 게이트들과 비교한 결과이다.
대상 데이터
NCL 회로의 설계는 기본적으로 설계된 27개의 NCL 게이트를 바탕으로 설계한다. 이 27개의 NCL 게이트는 자주 사용되는 boolean function을 기준으로 설계된다.
제안된 NCL 게이트 구조로 설계된 TH23 게이트는 그림 4 (d)에서 보이는 봐와 같이 semi-static 게이트 구조에서 직렬 연결된 PMOS로 구성된 reset 네트워크의 위치가 직렬 연결된 PMOS와 병렬 연결된 NMOS로 구성된 새로운 reset 네트워크로 변경되고, 출력 단은 피드백 인버터와 NOR 게이트로 구성이 된다. 기존 semi-static 게이트 구조에서의 단점인 약한 피드백 인버터에 의해서 발생하는 출력 값의 느린 천이 시간과 소모 전력 증가를 극복하기 위해서 NCL 게이트 출력단에 NOR 게이트를 사용해서 set 네트워크와 reset 네트워크로 인해서 상태 값이 변경되었을 때 하나의 노드가 아니라, 두 개의 노드, 즉 N1 노드와 N2 노드의 상태 값에 의해서 출력이 빠른 응답 속도로 상태가 천이될 수 있다.
데이터처리
11um 공정을 사용해서 설계하고 구현하였다. 구현된 곱셈기의 실험 결과는 기존의 NCL 비동기 방식 회로들과 성능, 전력에 관해서 비교하였다.
이론/모형
뿐만 아니라, 게이트 레벨과 회로 레벨에서의 회로 구현이 가능하고, 기존의 검증 툴을 그대로 사용할 수 있는 이점이 있다. 뿐만 아니라, NCL 회로는 DATA(즉, data representation)와 NULL (즉, control representation) 사이에서 단조로운 천이들을 고수하며, 지연 둔감(delay-insensitivity)을 얻기 위해 dual-rail과 quad-rail 시그널링 방법을 사용한다. 이것은 다른 비동기 방식에 비해 상당한 이익을 가져다준다.
성능/효과
1) NULL 입력이 들어오는 경우: 입력은 모두 Low 상태 값이며, reset 네트워크에 의해서 출력 역시 Low 상태 값을 가진다.
2) 함수를 만족하는 Data 입력이 들어오는 경우:TH23의 경우 AB+BC+AC를 만족하는 입력이 들어오는 경우이며, set 네트워크와 reset 네트워크의 상호 작용으로 출력이 High 상태 값을 가진다.
3) 함수를 만족하지 않는 Data 입력이 들어오는 경우:TH23의 경우 AB+BC+AC를 만족하지 않는 입력이 들어오는 경우이며, 피드백 인버터와 NOR 게이트에 의해서 출력 값은 이전의 상태를 계속 유지하게 된다.
셋째, 비동기식 회로 설계 시에 전역 클럭이 없으므로 이것으로 인한 문제점들, 예를 들면, 클럭 스큐 문제, 다중 클럭 도메인 설계 문제 등에서 이점을 갖는다. 넷째, 모바일 기기의 증가로 저전력 소모에 대한 요구가 증대되었다. 특히 전력 소모가 문제가 되는 동기식 설계 방법에 비해 비동기 회로 설계는 회로의 동작이 필요할 때만 구동되므로 낮은 전력을 소비한다.
이것으로 기존의 비동기 회로 설계 면적 증가로 인한 문제들을 해결할 수 있다. 둘째, 최악의 경우(worst-case) 형태의 동기식 회로 설계 방식에 비해서 비동기 회로 설계 방식은 모듈 사이의 다양한 종료시점으로 인한 평균의 경우(average-case) 형태의 동작을 수행한다. 이것은 이론적으로 높은 성능의 특성을 가지며, 실제로 고속의 파이프라인 회로에 적용되고 있다.
이것은 이론적으로 높은 성능의 특성을 가지며, 실제로 고속의 파이프라인 회로에 적용되고 있다. 셋째, 비동기식 회로 설계 시에 전역 클럭이 없으므로 이것으로 인한 문제점들, 예를 들면, 클럭 스큐 문제, 다중 클럭 도메인 설계 문제 등에서 이점을 갖는다. 넷째, 모바일 기기의 증가로 저전력 소모에 대한 요구가 증대되었다.
제안된 NCL 게이트들은 동부 0.11um 공정으로 구현된 비동기 방식의 곱셈기의 지연, 소모 전력에 의해서 기존의 NCL 게이트들과 비교되었다. 표 2는 전력 감소 부분을 기존의 NCL 게이트와 비교하기 위하여 측정한 결과이며, NCL의 27개의 모든 게이트 셀의 비교가 아닌 곱셈기에 사용하는 10개의 기본 게이트들의 전력을 측정하였다.
표 3은 전파 지연을 기존의 NCL 게이트들과 비교한 결과이다. 측정 결과에서 알 수 있듯이 새로운 NCL은 기존 NCL 게이트 중에서 가장 적은 전력과 지연을 가지는 static 게이트 구조보다 전력과 지연에서 모두 감소한 것을 확인할 수 있었다.
구성된 곱셈기는 기존의 static, semi-static, DNCL, 그리고 제안된 NCL 게이트를 각각 사용해서 구현되었으며, 측정된 전력과 지연은 표 4와 같다. 표 4의 실험 결과는 제안된 NCL 구조가 기존의 NCL 구조들보다 전력에서는 12% 이상의 감소를 보였고, 전파 지연에서는 최소 19% 이상의 감소를 보여주었다. 그림 6은 0.
후속연구
제안된 NCL 게이트는 성능과 전력 모두에서 기존의 NCL 게이트 구조들보다 향상된 결과를 보여주었기 때문에 최근 관심이 집중되고 있는 NCL 비동기 시스템을 위한 최적의 게이트 라이브러리로 사용될 것으로 기대된다. 더불어, 저전력 고신뢰도를 요구하는 시스템에서 기존의 동기방식으로 설계된 디지털 회로를 비동기 회로로 대체함으로써 시스템에서의 전력을 최대한 낮추면서도 주변 환경에 영향을 받지 않는 고신뢰도의 시스템을 설계할 수 있을 것으로 기대된다.
논문에서는 static, semi-static, differential NCL(DNCL)과 같은 NCL 구조들이 가지고 있는 약점들(느린 스피드, 높은 영역 오버헤드, 높은 배선 복잡도)을 극복하기위한 트랜지스터 레벨에서 설계된 새로운 저전력 고속 NCL 게이트 라이브러리를 제안하였다. 제안된 NCL 게이트는 성능과 전력 모두에서 기존의 NCL 게이트 구조들보다 향상된 결과를 보여주었기 때문에 최근 관심이 집중되고 있는 NCL 비동기 시스템을 위한 최적의 게이트 라이브러리로 사용될 것으로 기대된다. 더불어, 저전력 고신뢰도를 요구하는 시스템에서 기존의 동기방식으로 설계된 디지털 회로를 비동기 회로로 대체함으로써 시스템에서의 전력을 최대한 낮추면서도 주변 환경에 영향을 받지 않는 고신뢰도의 시스템을 설계할 수 있을 것으로 기대된다.
질의응답
핵심어
질문
논문에서 추출한 답변
NCL 게이트 중 하나인 differential NCL의 문제점은 무엇인가?
그림 4 (c)의 DNCL 게이트 구조는 최근에 제안되었으며, semi- static 구조와 같이 3개의 트랜지스터 네트워크 (set, reset, feedback inverter) 로 구성되지만, 출력과 출력의 보수를 모두 활용할 수 있는 구조를 가진다. 따라서 전체 회로에서 NCL 게이트의 수를 줄일 수 있지만, 출력을 구동하기 위해서 semi-static 게이트의 트랜지스터보다 큰 사이즈를 사용해야 하고, 반드시 보수의 입력이 사용되어야 하기 때문에 게이트와 게이트 사이를 연결하는 배선의 복잡도가 증가되어서 설계에 어려움이 있다. 뿐만 아니라, semi-static 구조와 같이 약한 피드백 인버터로 인해서 게이트 스피드가 느려지고, 소비 전력이 증가하는 단점이 있다.
delay insensitive(DI) 모델 중 NCL의 장점은 무엇인가?
이런 점들에 의해서 DI 모델이 최근 활발히 연구되어지고 있으며, 그 중에서도 Null Convention Logic(NCL)에 관한 연구들이 많이 되고 있다. NCL은 타이밍 제한만을 용이하게 하는 다른 DI 모델들과는 다르게 타이밍과 전력을 모두 고려한 최적화된 설계를 할 수 있으며, 27개의 기본적인 셀만으로 비동기 회로를 구현할 수 있는 장점을 가지고 있다. 뿐만 아니라, 게이트 레벨과 회로 레벨에서의 회로 구현이 가능하고, 기존의 검증 툴을 그대로 사용할 수 있는 이점이 있다.
비동기 회로 설계는 회로의 소자, 도선의 지연유무에 따라 어떤 모델들이 사용되는가?
비동기 회로 설계는 지연 모델에 따라서 구분할 수 있는데 회로의 소자, 도선의 지연유무에 따라 bounded delay(BD) 모델과 delay insensitive(DI) 모델이 가장 많이 사용된다. BD 모델은 소자, 도선 모두 유한한 지연을 가정하지만, DI 모델은 소자, 도선 모두 알려지지 않은 지연을 가정하므로 어떠한 시간 가정도 필요하지 않으므로 타이밍 분석이 요구되지 않고, 최악의 경우의 성능이 아니라 평균적인 경우의 성능을 가져온다.
참고문헌 (10)
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Kyung Ki Kim, "Design and Implementation of low power ALU based on NCL (Null Convention Logic)," Journal of the Korea Industrial Information System Society , V.18, No.5, pp. 59-65, 2013.
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