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[국내논문] 차세대 저전력 터널링 트랜지스터 원문보기

電子工學會誌 = The journal of Korea Institute of Electronics Engineers, v.42 no.7 = no.374, 2015년, pp.54 - 59  

최송헌 (서강대학교 전자공학과) ,  최우영 (서강대학교 전자공학과)

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AI 본문요약
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문제 정의

  • 이러한 한계를 극복하기 위해 밴드간 터널링 (band-to-band tunneling) 이라는 양자역학적 효과를 이용하는 새로운 형태의 반도체 소자인 TFET (tunnel field-effect transistor)가 최근 활발히 연구되고 있다. 본 논문에서는 향후 반도체 산업계를 이끌 차세대 소자로 주목받고 있는 TFET과 TFET의 실용화를 제약하고 있는 여러 사안들 중에 공정 변이 (process variation)를 대표로 살펴보도록 하겠다.
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질의응답

핵심어 질문 논문에서 추출한 답변
무어의 법칙의 특징은? 1965년에 무어의 법칙(Moore’s Law)이 발표된 이래 반도체 업계는 금속-산화물 반도체 전계효과트랜지스터(meta l-ox ide semiconductor field-effect transistor, MOSFET) 기술에 기반을 두고 급속한 성장을 일구어왔다. 그러나 18개월 마다 반도체 집적회로의 성능이 2배로 증가한다는 무어의 법칙에 의한 반도체 업계의 공격적인 축소화 경쟁으로 인하여 최근 반도체 소자의 크기는 급속하게 작아지게 되었다. 이로 인하여 단채널 효과의 심화 및 미세 공정의 어려움이 심각한 문제로 등장하고 있다.
단채널 효과의 심화 및 미세 공정의 어려움을 극복하기 위한 기술에는 무엇이 있는가? 이러한 어려움을 극복하기 위하여 여러 가지 기술적 혁신이 이루어져 왔고 소자 축소화는 현재까지 지속되고 있는 상황이다. 기존의 실리콘의 격자구조를 변형시키는 스트레인드 실리콘 (Strained Silicon)[1]을 통하여 전자의 이동도를 높이는 기술, 게이트 유전막을 기존의 산화실리콘(SiO2)보다 높은 유전율을 가지는 물질로 대체하는 High-k 기술[1], 2차원 구조의 단일게이트 구조에서 3차원 구조의 핀펫(FinFET)[2] 기술 등이 바로 그것들이다.
지속적인 반도체 소자의 축소는 어떤 문제를 초래하는가? 지속적인 반도체 소자의 축소는 단채널 효과를 심화시키고 누설전류 (leakage current)의 증가를 초래하게 된다. 이는 곧 소자가 동작하지 않는 상태에서의 전력 소비량인 누설 전력 밀도 (leakage power density)가 증가하게 되고, 결국 누설 전력 밀도가 실제 소자가 동작할 때의 전력 소모인 동적 전력 밀도(Dynamic Power Density) 를 위협할 수준으로 까지 증가하게 되었다.
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참고문헌 (8)

  1. K. Mistry, C. Allen, C. Auth, B. Beattie, D. Bergstrom, M. Bost, M. Buechler, A. Cappellani, R. Chau, C.-H. Choi, G. Ding, K. Fischer, T. Ghani, R. Grover, W. Han, D. Hanken, M. Hattendorf, J. He, J. Hicks, R. Huessner, D. Ingerly, P. Jain, R. James, L. Jong, S. Joshi, C. Kenyon, K. Kuhn, K. Lee, H. Liu, J. Maiz, B. Mchlntyre, P. Moon, J. Neirynck, S. Pae, C. Parker, D. Parsons, C. Prasad, L. Pipes, M. Prince, P. Ranade, T. Reynolds, J. Sandford, L. Schifren, J. Sebastian, J. Seiple, D. Simon, S. Sivakumar, P. Smith, C. Thomas, T. Troeger, P. Vandervoorn, S. Williams, and K. Zawadzki, "A 45nm Logic Technology with High-k+Metal Gate Transistors, Strained Silicon, 9 Cu Interconnect Layers, 193nm Dry Patterning, and 100% Pb-free Packaging", Int. Electron Devices Meeting Technical Dig., IEDM 2007, pp. 247-250, 2007. 

  2. D. Hisamoto, W.-C. Lee, J. Kedzierski, H. Takeuchi, K. Asano, C. Kuo, E. Anderson, T.-J. King Liu, J. Bokor, and C. Hu, "FinFET-a self-aligned double-gate MOSFET scalable to 20 nm", IEEE Trans. Electron Devices, vol. 47, pp. 2320-2325, 2000. 

  3. P. Packan, "Device and Circuit Interactions," Int. Electron Devices Meeting., IEDM 2008, Short Course: Performance Boosters for Advanced CMOS Devices. 

  4. K. J. Kuhn, M. D. Giles, D. Becher, P. Kolar, A. Kornfeld, R. Kotlyar, S. T. Ma, A. Maheshwari, and S. Mudanai, "Process Technology Variation", IEEE Trans. on Elec. Dev., vol. 58, pp. 2197-2208, 2011 

  5. T. Hiramoto, "Measurements and Characterization of Statistical Variability", International Conference on Simulation of Semiconductor Processes and Devices, SISPAD workshop 2010. 

  6. J.-S. Jang, H. K. Lee, and W. Y. Choi, "Random Dopant Fluctuation Effects of Tunneling Field-Effect Transistors (TFETs)", Journal of the Institute of Electronics Engineers of Korea, vol. 49, pp. 179-183, 2012. 

  7. H. Dadgour, E. Kazuhiko, V. De, and K. Banerjee, "Grain-Orientation Induced Work Function Variation in Nanoscale Metal-Gate Transistors-Part I: Modeling, Analysis, and Experimental Validation", IEEE Trans. Electron Devices, vol. 57, pp. 2504-2514, 2010. 

  8. K. M. Choi, and W. Y. Choi, "Work-Function Variation Effects of Tunneling Field-Effect Transistors (TFETs)", IEEE Electron Device Letters, vol. 34, pp. 942-944, 2013 

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