본 연구에서는 TCAD 시뮬레이션을 이용하여 4가지 터널링전계효과 트랜지스터(Tunnel Field-Effect Transistors; TFETs) 구조에 따른 특성을 조사하였다. 단일게이트 TFET(SG-TFET), 이중게이트 TFET(DG-TFET), L-shaped TFET(L-TFET), Pocket-TFET(P-TFET)의 4가지 TFET를 유전율과 채널 길이를 변화함에 따라서 드레인 전류-게이트전압 특성을 시뮬레이션해서 문턱전압이하 스윙(Subthreshold Swing; SS)과 구동 전류(On-current)면에서 비교하였다. 고유전율을 가지며 라인 터널링을 이용하는 L-TFET 구조와 P-TFET 구조가 포인트 터널링을 이용하는 SG-TFET와 DG-TFET보다 구동전류면에서 10배 이상 증가하였고, SS면에서 20 mV/dec이상 감소하였다. 특히, 고유전율을 가진 P-TFET의 주 전류 메카니즘이 포인트 터널링에서 라인터널링으로 변화하는 험프현상이 사라지면서 SS가 매우 향상되는 것을 보였다. 4가지 TFET 구조의 분석을 통해 포인트터널링을 줄이고 라인터널링을 강조하는 새로운 TFET 구조의 가이드 라인을 제시한다.
본 연구에서는 TCAD 시뮬레이션을 이용하여 4가지 터널링 전계효과 트랜지스터(Tunnel Field-Effect Transistors; TFETs) 구조에 따른 특성을 조사하였다. 단일게이트 TFET(SG-TFET), 이중게이트 TFET(DG-TFET), L-shaped TFET(L-TFET), Pocket-TFET(P-TFET)의 4가지 TFET를 유전율과 채널 길이를 변화함에 따라서 드레인 전류-게이트전압 특성을 시뮬레이션해서 문턱전압이하 스윙(Subthreshold Swing; SS)과 구동 전류(On-current)면에서 비교하였다. 고유전율을 가지며 라인 터널링을 이용하는 L-TFET 구조와 P-TFET 구조가 포인트 터널링을 이용하는 SG-TFET와 DG-TFET보다 구동전류면에서 10배 이상 증가하였고, SS면에서 20 mV/dec이상 감소하였다. 특히, 고유전율을 가진 P-TFET의 주 전류 메카니즘이 포인트 터널링에서 라인터널링으로 변화하는 험프현상이 사라지면서 SS가 매우 향상되는 것을 보였다. 4가지 TFET 구조의 분석을 통해 포인트터널링을 줄이고 라인터널링을 강조하는 새로운 TFET 구조의 가이드 라인을 제시한다.
Using TCAD simulation, performances of tunnel field-effect transistors (TFETs) was investigated. Drain current-gate voltage types of TFET structure such as single-gate TFET (SG-TFET), double-gate TFET (DG-TFET), L-shaped TFET (L-TFET), and Pocket-TFET (P-TFET) are simulated, and then as dielectric c...
Using TCAD simulation, performances of tunnel field-effect transistors (TFETs) was investigated. Drain current-gate voltage types of TFET structure such as single-gate TFET (SG-TFET), double-gate TFET (DG-TFET), L-shaped TFET (L-TFET), and Pocket-TFET (P-TFET) are simulated, and then as dielectric constant of gate oxide and channel length are varied their subthreshold swing (SS) and on-current ($I_{on}$) are compared. On-currents and subthreshold swings of the L-TFET and P-TFET structures with high electric constant and line tunneling were 10 times and 20 mV/dec more than those of the SG-TFET and DG-TFET using point tunneling, respectively. Especially, it is shown that hump effect which dominant current element changes from point tunneling to line tunneling, is disappeared in P-TFET with high-k gate oxide such as $HfO_2$. The analysis of 4 types of TFET structure provides guidelines for the design of new types of TFET structure which concentrate on line tunneling by minimizing point tunneling.
Using TCAD simulation, performances of tunnel field-effect transistors (TFETs) was investigated. Drain current-gate voltage types of TFET structure such as single-gate TFET (SG-TFET), double-gate TFET (DG-TFET), L-shaped TFET (L-TFET), and Pocket-TFET (P-TFET) are simulated, and then as dielectric constant of gate oxide and channel length are varied their subthreshold swing (SS) and on-current ($I_{on}$) are compared. On-currents and subthreshold swings of the L-TFET and P-TFET structures with high electric constant and line tunneling were 10 times and 20 mV/dec more than those of the SG-TFET and DG-TFET using point tunneling, respectively. Especially, it is shown that hump effect which dominant current element changes from point tunneling to line tunneling, is disappeared in P-TFET with high-k gate oxide such as $HfO_2$. The analysis of 4 types of TFET structure provides guidelines for the design of new types of TFET structure which concentrate on line tunneling by minimizing point tunneling.
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문제 정의
This research was supported by the Ministry of Trade, Industry & Energy (MOTI) (Project No.10054888) and the Korea Semiconductor Research Consortium (KSRC) support program for the development of future semiconductor devices. This work was supported by IDEC (EDA Tool).
본 논문에서는 SG-TFET, DG-TFET, L-TFET,P-TFET 구조에 대해서 TCAD(Technology ComputerAided-Design) 시뮬레이션을 통해서 종합적으로 성능을 비교 분석하고 새로운 구조의 가이드라인을 제시하고자 한다.
제안 방법
그림 7은 게이트 산화막 유전율에 따른 문턱전압 특성을 나타낸다. 유전율 물질로는 이산화규소(3.9), 질산화규소 SiON(7.5), 산화알루미늄 Al2O3(10), 이산화하프늄 HfO2(22) 4가지물질로 바꾸어 시뮬레이션하였다. 4가지 구조 모두 게이트 산화막 유전율이 커짐에 따라 문턱전압이 감소한다.
대상 데이터
그림 1(a), (b), (c), (d)는 각각 SG-TFET, DG-TFET, L-TFET, P-TFET 구조를 나타내고 있다. 4가지 TFET의 채널 물질은 실리콘이며 게이트 산화막은 다양한 물질이 사용되고 게이트와 소스, 드레인의 길이는 각각 Lg, Lso, Ldr=50 nm이고 L-TFET 구조 같은 경우 라인터널링(line tunneling)을 활성화하기 위해 Lch=4 nm의 intrinsic 부분을 첨가하였으며[11], P-TFET 구조는 포켓의 길이 Lpo=40 nm, 두께 Tpo=4 nm 로 구성되어 있다. 게이트 산화막의 두께는 Toxide=2 nm, 실리콘 두께 TSi=10 nm로 이루어져 있으며 도핑농도는 소스, 채널, 드레인에 각각 1020, 1015, 1018 cm-3이다.
터널링모델은 비지역모델(non-local model)을 사용하였으며, 비지역모델은 전기장에 의한 터널링뿐만 아니라 에너지 밴드의 공간적인 변화에 의한 터널링 전류를 계산할 수 있기 때문에 지역모델(local model)에 비해 정확한 터널링 전류를 계산할 수 있다[13]. 이동도 모델은 Lombardi CVT model, 재결합 모델은 AUGER model과 SRH model, 캐리어 특성 모델은 FERMI model, 온도는 300K로 설정하였다.
이론/모형
각 구조 별 비교하기 위해서 Silvaco사의 ATLAS[12] 시뮬레이션을 이용하여 2차원 구조로 시뮬레이션하였다. 터널링모델은 비지역모델(non-local model)을 사용하였으며, 비지역모델은 전기장에 의한 터널링뿐만 아니라 에너지 밴드의 공간적인 변화에 의한 터널링 전류를 계산할 수 있기 때문에 지역모델(local model)에 비해 정확한 터널링 전류를 계산할 수 있다[13].
본 논문은 4가지 TFET 각 구조들의 특성을 비교하기 위해 Silvaco사의 2차원 소자 시뮬레이션인 ATLAS를 이용하여 시뮬레이션하였다. 게이트산화막이 산화하프늄인 SG-TFET와 DG-TFET 같은 경우에 포인트 터널링에 의해 전류가 흐르게 하지만, L-TFET와 P-TFET 같은 경우 라인 터널링에 의해 전류가 흐르고 SG-TFET와 DG-TFET 보다 SS 면이나 구동전류부분에서 더 향상된 성능을 보였다.
각 구조 별 비교하기 위해서 Silvaco사의 ATLAS[12] 시뮬레이션을 이용하여 2차원 구조로 시뮬레이션하였다. 터널링모델은 비지역모델(non-local model)을 사용하였으며, 비지역모델은 전기장에 의한 터널링뿐만 아니라 에너지 밴드의 공간적인 변화에 의한 터널링 전류를 계산할 수 있기 때문에 지역모델(local model)에 비해 정확한 터널링 전류를 계산할 수 있다[13]. 이동도 모델은 Lombardi CVT model, 재결합 모델은 AUGER model과 SRH model, 캐리어 특성 모델은 FERMI model, 온도는 300K로 설정하였다.
성능/효과
본 논문은 4가지 TFET 각 구조들의 특성을 비교하기 위해 Silvaco사의 2차원 소자 시뮬레이션인 ATLAS를 이용하여 시뮬레이션하였다. 게이트산화막이 산화하프늄인 SG-TFET와 DG-TFET 같은 경우에 포인트 터널링에 의해 전류가 흐르게 하지만, L-TFET와 P-TFET 같은 경우 라인 터널링에 의해 전류가 흐르고 SG-TFET와 DG-TFET 보다 SS 면이나 구동전류부분에서 더 향상된 성능을 보였다. 게이트 산화막이 이산화규소를 가지는 P-TFET 같은 경우에 포인트 터널링에서 라인 터널링으로 전류 메카니즘이 바뀌는 험프현상에 의해 SS가 나빠지나 게이트 산화막을 고유전율 물질로 대체함으로써 험프현상을 억제할 수 있었다.
후속연구
게이트 산화막이 이산화규소를 가지는 P-TFET 같은 경우에 포인트 터널링에서 라인 터널링으로 전류 메카니즘이 바뀌는 험프현상에 의해 SS가 나빠지나 게이트 산화막을 고유전율 물질로 대체함으로써 험프현상을 억제할 수 있었다. 이 시뮬레이션 결과로 부터 포인트 터널링보다 라인 터널링을 활성화 하는 구조가 향상된 성능을 가지면서 험프현상을 고유전율 기술로 억제하는 방법을 이용한 새로운 구조에 대한 가이드라인으로 제시해본다.
질의응답
핵심어
질문
논문에서 추출한 답변
MOSFET은 근본적인 물리적 한계를 가지고 있는데 그 중 심각한 것은 무엇인가?
이러한 문제를 해결하기 위해서 게이트 유전막을 기존의 이산화규소(SiO2)보다 고유전율(high-k)을 갖는 물질로 대체하는 고유전율 기술, 3차원구조의 FinFET기술 등이 있다[2]. 하지만 이런 기술이 있음에도 불구하고 MOSFET은 근본적인 물리적 한계를 가지고 있으며 그 중 심각한 것 중의 하나는 문턱전압(threshold voltage; Vth) 이하의 기울기(Subthreshold Swing; SS)가 상온에서 60 mV/dec 이하로 낮아 질 수 없는 물리적 한계에 도달하게 되었다[3]. 이를 극복하기 위해서 양자역학적인 현상인 밴드에서 밴드로 터널링 현상을 활용한 터널링 전계효과 트랜지스터(Tunnel Field-Effect Transistors; TFET)에 대해 활발히 연구가 진행되고 있다[4].
TFET는 어떠한 터널링 현상이 발생하는가?
TFET는 가전도대에 있는 전자들이 전기장 영향에 의해 에너지 장벽을 뚫고 전도대로 이동하는 밴드간(Band-to-Band) 터널링 현상이 발생한다. 그림 2의 에너지 밴드 다이어그램에서 보여진 것처럼 터널링에는 포인트 터널링(point tunneling)과 라인터널링의 2가지 방법이 존재한다.
단채널 효과의 심화 및 미세공정의 어려움을 해결하기 위한 기술을 무엇인가?
그러나 반도체 공정 기술의 발전에 따라서 반도체소자의 크기는 급속하게 줄어들게 되었지만, 현재 단채널 효과(short-channel effects)의 심화 및 미세공정의 어려움 등 이 심각한 문제로 대두되고 있다[1]. 이러한 문제를 해결하기 위해서 게이트 유전막을 기존의 이산화규소(SiO2)보다 고유전율(high-k)을 갖는 물질로 대체하는 고유전율 기술, 3차원구조의 FinFET기술 등이 있다[2]. 하지만 이런 기술이 있음에도 불구하고 MOSFET은 근본적인 물리적 한계를 가지고 있으며 그 중 심각한 것 중의 하나는 문턱전압(threshold voltage; Vth) 이하의 기울기(Subthreshold Swing; SS)가 상온에서 60 mV/dec 이하로 낮아 질 수 없는 물리적 한계에 도달하게 되었다[3].
참고문헌 (14)
International Technology Roadmap for Semiconductors [Online]. Available: http://www.itrs.net/
D. Hisamoto, W. -C. Lee, J. Kedzierski, H. Takeuchi, K. Asano, C. Kuo, E. Anderson, T.-J. King, J. Bokor, C. Hu, "FinFet- a self-aligned double-gate MOSFET scalable to 20nm," IEEE Trans. Electron Devices, vol. 47, no. 12, pp. 2320-2325, Dec. 2000.
K. Gopalakrishnan, P. B. Griffin, J. D. Plummer, "I-MOS:a novel semiconductor device with a subthreshold slope lower than kT/q," in IEDM Tech. Dig, 2002, pp. 289.
M. J. Lee and W. Y. Choi, "Analytical model of single-gate silicon-on-insulator (SOI) tunneling field-effect transistors (TFETs)," Solid State Electron., vol. 63, no. 1, pp. 110-114, Sept. 2011.
P. -F. Wang, K. Hilsenbeck, T. Nirschl, M. Oswald, C. Stepper, M. Weiss, D.Schmitt-Landsiedel, and W. Hansch, "Complementary tunneling transistor for low power applications," Solid State Electron., vol. 48, no. 12, pp. 22812286, May 2004.
M. Gholizadeh, S. E. Hosseini, "A 2-D Analytical Model for Double-Gate Tunnel FETs," IEEE Trans. Electron Devices, vol. 61, no. 5, pp. 1494-1500, May 2014.
S. W. Kim, W. Y. Choi, H. Kim, M. C. Sun, H. W. Kim, and B. G. Park, "Investigation on hump effects of L-shaped tunneling field transistors," in Silicon Nanoelectronics Workshop, 2012, pp. 169-170.
R. Jhaveri, V. Nagavarapu, and J. C. S. Woo, "Effect of Pocket Doping and Annealing Schemes on the Source- Pocket Tunnel Field-Effect Transistor," IEEE Trans. Electron Devices, vol. 58, no. 1, pp. 80-86, Jan. 2011.
U. E. Avci, D. H. Morris, and I. A. Young, "Tunnel field-effect transistors: Prospects and challenges," IEEE Journal of the Electron Devices Society vol. 3, no. 3, pp.88-95, May 2015.
H. Lu and A. Seabaugh, "Tunnel field-effect transistors: state-of-the-art," IEEE Journal of the Electron Devices Society vol. 2, no. 4, pp.44-49, July 2014.
S. W. Kim, W. Y. Choi, M.-C.l Sun, H. W. Kim and B.-G. Park, "Design Guideline of Si-Based L-shaped Tunneling Field-Effect Transistors," Jpn. J. Appl. Phys. vol. 51, no. 6S, pp. 06FE09, June 2012.
C. Shen, L.-T. Yang, G. Samudra, Y.-C. Yeo, "A new robust non-local algorithm for band-to-band tunneling simulation and its application to Tunnel-FET," in Solid-State Electronics, vol 57, no. 1, pp.23-30, March 2011.
W. G. Vandenberghe, A. S.Verhulst, G. Groeseneken, B. Soree, and W. Magnus, "Analytical model for point and line tunneling in a tunnel field-effect transistor," in Proceeding of International Conference on Simulation of Semiconductor Processes and Devices (SISPAD), 2008, pp. 137-140.
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