[논문]High Resistivity SOI RF CMOS 대칭형 인덕터 모델링을 위한 개선된 Optimization 방법 연구

안자현; 이성현

doi:10.5573/ieie.2015.52.9.021

High Resistivity SOI RF CMOS 대칭형 인덕터 모델링을 위한 개선된 Optimization 방법 연구
A Study on Improved Optimization Method for Modeling High Resistivity SOI RF CMOS Symmetric Inductor 원문보기

Journal of the Institute of Electronics and Information Engineers = 전자공학회논문지, v.52 no.9, 2015년, pp.21 - 27

안자현 (한국외국어대학교 전자공학과) , 이성현 (한국외국어대학교 전자공학과)

초록
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High resistivity(HR) silicon-on-insulator(SOI) RF CMOS 공정 인덕터의 모델 파라미터를 정확히 결정하기 위하여 직접추출과 simultaneous optimization을 사용한 개선된 방법을 개발하였다. 먼저, 대칭형 인덕터와 센터탭이 접지된 대칭형 인덕터 등가회로들의 Y 및 Z-파라미터 방정식 유도를 통해 일부 모델 파라미터들을 직접 추출하고, 병렬 저항과 전체 인덕턴스 방정식들로 미지 변수들을 줄여 모델링 정확도를 향상시켰다. 또한, 두 등가회로의 동일한 모델 파라미터들을 공통 변수로 두고 S-파라미터 데이터 세트를 동시에 optimization함으로써 optimization 정확도를 크게 향상시켰다.

Abstract ▼ AI-Helper

An improved method based on direct extraction and simultaneous optimization is developed to determine model parameters of symmetric inductors fabricated by the high resistivity(HR) silicon-on-insulator(SOI) RF CMOS process. In order to improve modeling accuracy, several model parameters are directly extracted by Y and Z-parameter equations derived from two equivalent circuits of symmetric inductor and grounded center-tap one, and the number of unknown parameters is reduced using parallel resistance and total inductance equations. In order to improve optimization accuracy, two sets of measured S-parameters are simultaneously optimized while same model parameters in two equivalent circuits are set to common variables.

주제어

AI 본문요약
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문제 정의

따라서, 본 논문에서는 위와 같은 optimization 문제점들을 극복하기 위하여 HR-SOI 기판 기반의 대칭형 인덕터와 센터탭이 접지된 대칭형 인덕터의 2단자 S파라미터들을 이용하여 일부 저항 및 캐패시턴스 성분들을 직접 추출하고 전체 저항 및 인덕턴스 값을 이용한 관계식으로 미지 변수를 줄인다.
본 연구에서는 이러한 개선된 simultaneous optimization 방법에 다음과 같은 미지 변수 감소 방안을 추가하여 추출 정확도를 더욱 향상하였다. 먼저 식 (5)로부터 유도된 다음 관계식을 사용하여 optimization 동안 R이 미지 변수 R_s에 의해서 정해지도록 셋팅하였다.

제안 방법

하지만 그림 3의 등가회로로부터 병렬로 연결된 기생 캐패시턴스 (C_f, C₁, C₂, C₃)들을 고려하여 직렬 R과 L를 유도한다면 매우 복잡한 추출 방정식이 유도된다. 따라서, 본 연구에서는 병렬 기생 캐패시턴스들이 충분히 무시될 수 있는 저주파 영역 데이터를 사용하여 직렬 R과 L 파라미터들을 다음과 같이 추출하였다.
또한, 대칭형 인덕터와 센터탭이 접지된 대칭형 인덕터 등가회로의 동일한 모델 파라미터를 공통 변수로 두고 2단자 S-파라미터 데이터를 동시에 optimization 하는 새로운 추출방법을 제시한다. 이 경우 동일한 모델 파라미터 optimization 동안 2가지 독립적인 측정 데이터가 제공되어 기존 3단자 S-파라미터 피팅을 위한 optimization방법보다 추출 정확도가 크게 증가되는 효과가 발생된다.
를 직접 추출하고, 전체 인덕턴스 및 병렬저항 관계식으로 optimization시 미지 변수 수를 줄였다. 또한, 두 가지 인덕터 등가회로의 S-파라미터 데이터를 동시에 optimization하는 개선된 추출방법을 제시하였다. 이 경우 두 회로의 공통 모델 파라미터들이 동시에 optimization되므로 측정 데이터 당 미지 변수 수가 크게 줄어드는 효과가 발생해 추출 정확도가 크게 증가된다.
본 논문에서는 HR-SOI 기반의 대칭형 인덕터와 센터탭이 접지된 대칭형 인덕터의 2단자 S-파라미터로 부터 병렬 캐패시턴스, R_tap및 C_f를 직접 추출하고, 전체 인덕턴스 및 병렬저항 관계식으로 optimization시 미지 변수 수를 줄였다. 또한, 두 가지 인덕터 등가회로의 S-파라미터 데이터를 동시에 optimization하는 개선된 추출방법을 제시하였다.
다음의 그림 1은 대칭형 인덕터와 센터탭 대칭형 인덕터의 layout 패턴이다. 이때 가장 두꺼운 최상층의 금속층(Ultra Thick Metal)을 이용하여 금속층의 직렬 저항과 기판과 인덕터 사이의 기생 커패시터를 최소화시켰다
이러한 비물리적인 optimization 오차를 줄여 정확도를 향상하기 위하여 대칭형 인덕터와 센터탭 대칭형 인덕터의 동일한 모델 파라미터들을 공통 변수로 두고 각각의 측정 S-파라미터와 등가회로를 동시에 optimization하였다. 이 때 직접 추출 방법으로 얻어진 기판 캐패시턴스들과 R_tap 및 C_f는 추출된 값으로 고정하였다.
이와 같이 직접 추출방법과 개선된 simultaneous optimization으로 얻어진 모델 파라미터들을 대칭형 인덕터와 센터탭 대칭형 인덕터의 등가모델에 대입하여 유효 인덕턴스 Leff, Q-factor 및 S-파라미터를 다음의 수식들을 이용하여 자기공진주파수 SRF(self resonant frequency)까지 시뮬레이션하였다.
측정된 2단자 S-파라미터로부터 RF probe 패드 및 금속 배선 패턴의 기생성분을 제거하기 위하여 소자 영역을 개방한 open 테스트 패턴과 입출력 단자를 단락시킨 thru 테스트 패턴을 사용한 de-embedding을 수행하였다^[10].

대상 데이터

본 연구에서는 0.25 μm HR-SOI RF CMOS 공정을 사용하여 제조된 200 μm의 외부직경, 5개의 회전수, 10μm의 금속선 폭, 5 μm의 금속선 간격을 갖는 대칭형 인덕터와 센터탭이 접지된 대칭형 인덕터를 사용하였다.

데이터처리

그림 8. 대칭형 인덕터의 주파수 종속 Leff과 Q-factor 모 델링 곡선과 측정 데이터와의 비교.

이론/모형

이 소자들의 RF S-파라미터는 2단자 vector network analyzer(VNA)를 사용하여 wafer probe station에 설치된 GS RF probe로 측정하였으며, RF 측정시스템에서 VNA, cable, connector, probe 기생성분을 제거하기 위해서 SOLT (short-open -load-through) calibration 방법을 사용하였다.

성능/효과

그림 8과 9에서 보여주듯이 150 MHz에서 15.45 GHz 의 SRF까지 시뮬레이션된 Leff, Q-factor, S-파라미터들의 모델 곡선이 측정 데이터와 잘 일치함으로써 직접 파라미터 추출방법과 개선된 simultaneous optimization 의 정확성을 입증하였다. 이와 같이 정확한 인덕터 모델링을 수행함으로써, RF IC 설계 시 정확한 시뮬레이션 결과 도출이 가능하며 연구 비용 및 기간을 단축할수 있는 효과를 기대할 수 있다.

후속연구

45 GHz 의 SRF까지 시뮬레이션된 Leff, Q-factor, S-파라미터들의 모델 곡선이 측정 데이터와 잘 일치함으로써 직접 파라미터 추출방법과 개선된 simultaneous optimization 의 정확성을 입증하였다. 이와 같이 정확한 인덕터 모델링을 수행함으로써, RF IC 설계 시 정확한 시뮬레이션 결과 도출이 가능하며 연구 비용 및 기간을 단축할수 있는 효과를 기대할 수 있다.

질의응답

핵심어	질문	논문에서 추출한 답변
	직접추출과 simultaneous optimization을 사용한 개선된 방법이 개발된 이유는?	High resistivity(HR) silicon-on-insulator(SOI) RF CMOS 공정 인덕터의 모델 파라미터를 정확히 결정하기 위하여 직접추출과 simultaneous optimization을 사용한 개선된 방법을 개발하였다. 먼저, 대칭형 인덕터와 센터탭이 접지된 대칭형 인덕터 등가회로들의 Y 및 Z-파라미터 방정식 유도를 통해 일부 모델 파라미터들을 직접 추출하고, 병렬 저항과 전체 인덕턴스 방정식들로 미지 변수들을 줄여 모델링 정확도를 향상시켰다.
	대칭형 (symmetric) spiral 인덕터가 RF IC 설계에서 훨씬 유리한 이유는?	대칭형 (symmetric) spiral 인덕터는 single-ended 인덕터보다 높은 Q-factor를 갖고 차지하는 면적이 더욱 작기 때문에 RF IC 설계에서 훨씬 유리하다[6]. 하지만 표준형 인덕터 모델링 방법이 똑같이 사용되고 있어[7], 센터탭(center-tap) 단자가 연결된 대칭형 spiral 인덕터에 대한 3단자(3-port) 더블 π형 등가회로 모델에 적용할 수 없는 문제가 생긴다[8∼9].
	low resistivity 기판 기반의 CMOS technology을 위해 high resistivity(HR) 실리콘 기판 연구가 진행된 이유는?	따라서, low resistivity 기판에 의한 인덕터 성능 저하를 방지하기 위해 high resistivity(HR) 실리콘 기판 연구가 진행되어 왔으며, bulk Si CMOS technology보다 속도, 차폐성 및 전력소비 면에서 우수함이 입증된 HR silicon-on-insulator (SOI) 기판 technology 기반의 인덕터 연구가 활발히 진행되고 있다[1∼3].

참고문헌 (10)

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F. Gianesello, D. Gloria, C. Raynaud, S. Montusclat, S. Boret and P. Touret, "On the Design of High Performance RF Integrated Inductors on High Resistively Thin Film 65 nm SOI CMOS Technology," in Proc. IEEE Conf. on Silicon Monolithic Integrated Circuits in RF Systems, Jan. 2008, pp. 98-101.
J. Kim, J. O. Plouchart, N. Zamdmer, N. Fong, L. H. Lu, Y. Tan, K. A. Jenkins, M. Sherony, R. Groves, M. Kumar, A. Ray, "High- Performance Three-Dimensional On-Chip Inductors in SOI CMOS Technology for Monolithic RF Circuit Applications," in Proc. IEEE Radio Frequency Integrated Circuits (RFIC) Symp., June 2003, pp. 591-594.
M. Kang, J. Gil, and H. Shin, "A Simple Parameter Extraction Method of Spiral On-Chip Inductors," IEEE Trans. Electron Devices, vol. 52, pp. 1976-1981, 2005.

상세보기
Y. G. Ahn, S. K. Kim, J. H. Chun, and B. S. Kim, "Efficient Scalable Modeling of Double- ${\pi}$ Equivalent Circuit for On-Chip Spiral Inductors," IEEE Trans. Electron Devices, vol. 57, pp. 2289-2300, 2009.
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S. K. Kim, S. J. Ahn, and B. S. Kim, "Scalable Inductor Modeling for $0.13{\mu}m$ RF CMOS Technology," Journal of The Institute of Electronic Engineers of Korea - TC vol. 46, no. 1, pp. 94-101, 2008.
K. Okada, H. Sugawara, N. Kazuyasu and K. Masu, "Modeling of Three-Port Si CMOS On-Chip Symmetric Inductor for Various Operation Modes," in Proc. 37th European Microwave Conf., Oct. 2007, pp. 520-523.
T. Kamgaing, T. Myers, M. Petras, and M. Miller, "Modeling of Frequency Dependent Losses in Two-Port and Three-Port Inductors on Silicon," in IEEE MTT-S Int. Microwave Symp. Digest, June 2002, pp. 153-156.
J.-Y. Kim, M.-K. Choi, and S. Lee, "A "Thru-Short-Open" Deembedding Method for Accurate On-Wafer RF Measurements of Nanoscale MOSFETs," J. Semicond. Technol. Sci., vol. 12, no. 1, pp.53-58, Mar. 2012.

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용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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