낸드플래시 기반 저장장치는 성능 향상을 위해 다중 채널, 다중 웨이 구조를 통해 다수의 낸드 디바이스를 병렬 동작시키고 있다. 하지만 동시 동작하는 낸드 디바이스의 수가 늘어나면서 전력 소모 문제가 가시화되었으며, 특히 디바이스 간 복수의 피크 전류가 서로 중첩되면서 높은 전력소모로 인해 데이터 신뢰성과 시스템 안정성에 큰 영향을 미치고 있다. 본 논문에서는 낸드 디바이스에서 지우기, 쓰기, 읽기 동작에 대한 전류 파형을 측정, 이를 프로파일링하여 피크 전류에 대한 정의와 모델링을 진행하였고, 나아가 다수의 낸드에서 피크 전류 중첩 확률을 계산한다. 또한 시스템 수준의 TLM 시뮬레이터를 개발하여 다양한 시뮬레이션 시나리오를 주입하여 피크 전류 중첩 현상을 분석 한다. 본 실험 결과에서는 낸드간 피크 중첩 현상을 차단할 수 있는 간단한 전력 관리 기법을 적용하여 피크 전류 중첩과 시스템 성능 간의 관계를 살펴보고 이를 통해 성능 저하 최소화를 위한 피크 중첩 비율을 제시하였다.
낸드플래시 기반 저장장치는 성능 향상을 위해 다중 채널, 다중 웨이 구조를 통해 다수의 낸드 디바이스를 병렬 동작시키고 있다. 하지만 동시 동작하는 낸드 디바이스의 수가 늘어나면서 전력 소모 문제가 가시화되었으며, 특히 디바이스 간 복수의 피크 전류가 서로 중첩되면서 높은 전력소모로 인해 데이터 신뢰성과 시스템 안정성에 큰 영향을 미치고 있다. 본 논문에서는 낸드 디바이스에서 지우기, 쓰기, 읽기 동작에 대한 전류 파형을 측정, 이를 프로파일링하여 피크 전류에 대한 정의와 모델링을 진행하였고, 나아가 다수의 낸드에서 피크 전류 중첩 확률을 계산한다. 또한 시스템 수준의 TLM 시뮬레이터를 개발하여 다양한 시뮬레이션 시나리오를 주입하여 피크 전류 중첩 현상을 분석 한다. 본 실험 결과에서는 낸드간 피크 중첩 현상을 차단할 수 있는 간단한 전력 관리 기법을 적용하여 피크 전류 중첩과 시스템 성능 간의 관계를 살펴보고 이를 통해 성능 저하 최소화를 위한 피크 중첩 비율을 제시하였다.
NAND flash based storage devices adopts multi-channel and multi-way architecture to improve performance using parallel operation of multiple NAND devices. However, multiple NAND devices consume higher current and peak power overlap problem influences on the system stability and data reliability. In ...
NAND flash based storage devices adopts multi-channel and multi-way architecture to improve performance using parallel operation of multiple NAND devices. However, multiple NAND devices consume higher current and peak power overlap problem influences on the system stability and data reliability. In this paper, current waveform is measured for erase, program and read operations, peak current and model is defined by profiling method, and estimated probability of peak current overlap among NAND devices. Also, system level TLM simulator is developed to analyze peak overlap phenomenon depending on various simulation scenario. In order to remove peak overlapping, token-ring based simple power management method is applied in the simulation experiments. The optimal peak overlap ratio is proposed to minimize performance degradation based on relationship between peak current overlapping and system performance.
NAND flash based storage devices adopts multi-channel and multi-way architecture to improve performance using parallel operation of multiple NAND devices. However, multiple NAND devices consume higher current and peak power overlap problem influences on the system stability and data reliability. In this paper, current waveform is measured for erase, program and read operations, peak current and model is defined by profiling method, and estimated probability of peak current overlap among NAND devices. Also, system level TLM simulator is developed to analyze peak overlap phenomenon depending on various simulation scenario. In order to remove peak overlapping, token-ring based simple power management method is applied in the simulation experiments. The optimal peak overlap ratio is proposed to minimize performance degradation based on relationship between peak current overlapping and system performance.
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문제 정의
본 논문에서는 낸드 플래시 기반 저장 장치에서 발생 가능한 피크 전류 중첩 현상에 대해 분석하고, 피크 전류에 대한 정의와 모델링을 기반으로 시뮬레이터를 개발하였다. 더불어, 간단한 전력 관리 기법을 적용하여 피크 전류 중첩 방지와 그에 따른 성능 하락 간의 관계를 살펴보았다.
본 논문에서는 낸드 플래시 메모리의 피크 전류 모델링을 통하여 낸드 플래시 기반 저장 장치에 최적화한 시뮬레이션 환경을 구축하고, 이를 바탕으로 피크 전류 중첩 현상을 방지할 수 있는 관리 기법을 적용하여 피크 전력과 시스템 성능 간의 trade-off 관계를 분석하고자 한다.
가설 설정
둘째, 피크 전류 구간의 통과 권한을 가진 토큰 수는 하나를 가정한다.
앞 절에서 명시된 시뮬레이터 내부 환경변수들을 조합하여 가상의 시나리오 생성이 가능하다. 본 실험에 사용된 환경변수들의 설정 값은 표 2에 나타나 있으며, 기본적으로 라운드 로빈 방식의 웨이 인터리빙 상황을 가정하였으며, 주소/데이터 전송 시간은 SK하이닉스에서 제공한 데이터시트를 참조하여 산출하였다.
제안 방법
본 논문에서는 낸드 플래시 기반 저장 장치에서 발생 가능한 피크 전류 중첩 현상에 대해 분석하고, 피크 전류에 대한 정의와 모델링을 기반으로 시뮬레이터를 개발하였다. 더불어, 간단한 전력 관리 기법을 적용하여 피크 전류 중첩 방지와 그에 따른 성능 하락 간의 관계를 살펴보았다.
본 논문에서는 peak threshold를 40mA, peak duration을 1μsec로 각각 선정하여 모델링을 진행하였으며, 시스템 설계 기준에 따라 변경될 수 있다.
본 논문에서는 우선 채널과 웨이와 무관하게 동시 동작할 수 있는 낸드 디바이스의 수를 증가시키면서 피크 구간 중첩 확률(Peak zone overlap probability: Ppzo)을 다음과 같은 방식으로 계산하였다.
본 시뮬레이터는 Synopsys사의 Platform Architect 툴을 기반으로 하여, systemC 언어로 cycle-accurate한 시스템 수준의 TLM 시뮬레이터를 구현하였다. 시뮬레이터는 피크 전류 프로파일러와 성능 및 전력 시뮬레이터로 구성되어 있다.
시뮬레이션 결과로는 전체 전류 파형 및 way별 전류 파형, 피크 구간 중첩 비율, 초당 수행되는 낸드 명령 수(Commands per second)가 산출된다. 본 실험 결과에서는 피크 구간 중첩 비율을 통해 시스템 전력 소모에 대한 평가를, 초당 수행되는 NAND 명령 수를 통해 시스템 성능에 대한 평가를 진행한다.
분석적 전력 모델을 기반으로 한 시스템 수준의 시뮬레이션 환경[8～10]은 캐시 및 메인 메모리에 대한 타이밍, 면적, 전력 모델을 제공하는 CACTI 툴을 응용하여 낸드 플래시 메모리에 대한 매개 변수화 모델을 구축하였다. 기존 연구와 비교하여 낸드 플래시 내부 동작에 대한 세부적인 전력 모델을 제안하였지만, 실제 낸드 플래시 제조사마다 독자적으로 보유하는 설계 관련 매개 변수들이 반영되지 않기 때문에 시뮬레이션 정확도가 다소 떨어지는 단점이 있다.
앞선 분석 및 실험 결과를 통해 피크 구간 중첩 확률은 무시할 수 없는 정도의 수치를 보여주고 있으며, 향후 채널과 웨이의 수가 증가할수록 중첩 확률은 더욱 높아질 것이다. 이러한 문제를 해결하기 위한 방안으로 토큰 링 기반의 전력 관리 기법을 적용함으로써 약간의 성능 하락을 감수하는 대신 피크 구간 중첩 현상을 제거할 수 있다.
전류 모델링에 앞서 낸드 단품에서 각 낸드 기본 동작에 따른 전류 파형을 측정하였다. 이러한 실측 데이터 기반의 모델링은 추후 시뮬레이션 결과에서 높은 정확도를 보장하게 된다.
대상 데이터
본 시뮬레이터는 Synopsys사의 Platform Architect 툴을 기반으로 하여, systemC 언어로 cycle-accurate한 시스템 수준의 TLM 시뮬레이터를 구현하였다. 시뮬레이터는 피크 전류 프로파일러와 성능 및 전력 시뮬레이터로 구성되어 있다. 동작 타이밍과 관련된 기본적인 라이브러리를 제공하고, 사용자가 추가적으로 설계한 타이밍 모델 및 전력 모델과 결합하여 정확도 높은 시뮬레이션 결과를 도출할 수 있다.
성능/효과
그림 8은 낸드 디바이스의 수를 증가시키며 산출한 피크 구간 중첩 확률이다. 낸드 디바이스의 수가 증가할수록 중첩 확률 또한 증가하는 양상을 보이며, 중첩 구간 비율이 높은 읽기동작에서 중첩 확률이 높게 산출되었다. 즉, 피크 구간 중첩 확률이 커질수록 동시에 피크에 있는 낸드의 개수가 증가함을 알 수 있다.
넷째, 사용한 토큰이나 피크 전류 구간이 아니어서 필요하지 않은 토큰은 체인 연결 순서에 따라 다음 웨이로 전달한다.
시뮬레이터는 피크 전류 프로파일러와 성능 및 전력 시뮬레이터로 구성되어 있다. 동작 타이밍과 관련된 기본적인 라이브러리를 제공하고, 사용자가 추가적으로 설계한 타이밍 모델 및 전력 모델과 결합하여 정확도 높은 시뮬레이션 결과를 도출할 수 있다. 그림 9는 전체적인 시뮬레이터 구조를 나타낸다.
시뮬레이션 결과로는 전체 전류 파형 및 way별 전류 파형, 피크 구간 중첩 비율, 초당 수행되는 낸드 명령 수(Commands per second)가 산출된다. 본 실험 결과에서는 피크 구간 중첩 비율을 통해 시스템 전력 소모에 대한 평가를, 초당 수행되는 NAND 명령 수를 통해 시스템 성능에 대한 평가를 진행한다.
그림 12는 토큰 링 기반의 전력 관리 기법으로 인한 성능 하락 정도를 나타낸 결과이다. 쓰기 명령의 경우 평균 2% 내외의 성능 하락이 발생하였으며, 피크 구간 비율이 상대적으로 높은 읽기 명령의 경우 최대 72% 정도의 성능 하락이 발생하는 것을 알 수 있다. 이를 근거로 성능하락을 최소화하기 위해서는 설계 초기단계에서부터 동작 시간에서 전류 피크 구간을 적절히 분배하여 최소화 할 필요가 있다.
낸드 디바이스의 수가 증가할수록 중첩 확률 또한 증가하는 양상을 보이며, 중첩 구간 비율이 높은 읽기동작에서 중첩 확률이 높게 산출되었다. 즉, 피크 구간 중첩 확률이 커질수록 동시에 피크에 있는 낸드의 개수가 증가함을 알 수 있다.
후속연구
본 결과를 통해 피크 전류 중첩 확률이 결코 무시할 수 없을 정도로 높게 예측되며, 향후 낸드 플래시 기반 저장 장치의 성능 향상을 위해 동시 동작하는 디바이스의 수를 막연하게 늘리는 경우 피크 전류 중첩 문제로 인한 시스템 안정성은 더욱 위험해 질 것이다.
표 2에 명시되어 있는 내부 환경변수들의 조합을 통해 시뮬레이션 시나리오가 생성된다. 사용자가 설정한 환경변수의 조합 따라 가상의 시뮬레이션 시나리오가 생성되며, 좀 더 현실적인 시뮬레이션 결과를 위해서는 낸드 명령, 주소, 데이터 등을 포함하는 실제 낸드 트레이스를 주입하는 것도 가능하다.
본 전력 관리 기법은 피크 전류 중첩을 차단하기 위한 것으로 다음과 같은 4가지 사항을 바탕으로 한다. 실험 결과에서는 본 전력 관리 기법을 적용하여 어느 정도 효용성을 가지는지 평가할 것이다.
앞선 분석 및 실험 결과를 통해 피크 구간 중첩 확률은 무시할 수 없는 정도의 수치를 보여주고 있으며, 향후 채널과 웨이의 수가 증가할수록 중첩 확률은 더욱 높아질 것이다. 이러한 문제를 해결하기 위한 방안으로 토큰 링 기반의 전력 관리 기법을 적용함으로써 약간의 성능 하락을 감수하는 대신 피크 구간 중첩 현상을 제거할 수 있다.
하지만 이러한 전력 관리 기법은 시스템이 허용하는 전체 전력 상한선을 적절히 활용하지 못하는 취약점이 있다. 향후 이를 개선할 수 있는 새로운 전력 관리 기법을 고안 하여 전력과 성능 측면에서 효율성을 높일 것이다.
질의응답
핵심어
질문
논문에서 추출한 답변
낸드 동작은 어떻게 구분되는가?
낸드 동작(Operation)은 크게 지우기(Erase), 쓰기 (Program), 읽기(Read) 세 가지로 구분되며, MLC 낸드의 경우 쓰기 동작은, LSB 페이지 쓰기와 MSB 페이지 쓰기로 나뉘며, 마찬가지로 읽기 동작도 LSB 페이지 읽기, MSB 페이지 읽기로 나뉜다. 이 때 쓰인 데이터의 패턴에 따라서, ‘00’ 패턴 또는, ‘FF’ 패턴 읽기로 나뉜다.
동작 상태의 전력이란?
저장 장치의 전력 프로파일 결과를 활용하는 전력 모델[4]은 전체 전력 소모를 대기 상태의 전력과 동작 상태의 전력, 두 가지로 구분한다. 대기 상태의 전력은 저장 장치의 컨트롤러가 소모하는 전력을, 동작 상태의 전력은 저장 장치를 구성하는 낸드 디바이스가 컨트롤러로부터 전송 받은 명령을 수행할 때 소모하는 전력을 각각 뜻한다. 저장 장치 내부 채널에 다수의 웨이가 존재하는 경우, 순차적인 쓰기 명령을 인가했을 시 소모 되는 전력을 측정한 후, 그 결과를 바탕으로 웨이당 전력 소모량이 계산되며, 이를 통해 낸드 플래시 기반 저장 장치의 전력 모델이 완성된다.
디바이스 수준의 웨이 인터리빙 기법은 어떠한 장단점이 존재하는가?
컨트롤서 내부에서는 해당 낸드 디바이스의 R/B 신호와 연동하여 디바이스 동작 여부를 결정한다. 이 기법은 낸드 디바이스간의 피크 전력이 중첩되는 것을 방지하여 전력 공급을 안정화 시키고 시스템의 신뢰성을 향상시키는 장점이 있다. 하지만 피크 전력 중첩을 무조건적으로 차단하기 때문에 전력 효율 대비 성능 하락의 폭이 크다는 문제가 있다.
참고문헌 (10)
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Li, Y and Quader, K.N. "NAND flash memory: Challenges and opportunities," Computer, vol. 46, no. 8, pp.23-29, 2013
HONG, G. "Analysis of peak current consumption for large-scale, parallel flash memory." In Workshop for Operating System Support for Non-Volatile RAM (NVRAMOS 2011 Spring), Jeju, Korea, April 2011.
Balgeun Yoo, Youjip Won, et al. "SSD characterization: From energy consumption's perspective," in Proceedings of HotStorage, 2011.
Park, Jinha, et al. "Power modeling of solid state disk for dynamic power management policy design in embedded systems," Software Technologies for Embedded and Ubiquitous Systems, pp. 24-35, 2009.
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Mohan, Vidyabhushan, Sudhanva Gurumurthi, and Mircea R. Stan. "FlashPower: A detailed power model for NAND flash memory," in Proceedings of the Conference on Design, Automation and Test in Europe, 2010.
Mohan, Vidyabhushan, et al. "Modeling Power Consumption of NAND Flash Memories Using FlashPower," IEEE Transactions on Computer - Aided Design of Integrated Circuits and Systems, vol. 32, no.7, pp. 1031-1044, 2013.
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