[논문]IoT 보안 응용을 위한 경량 블록 암호 CLEFIA의 효율적인 하드웨어 구현

배기철; 신경욱

doi:10.6109/jkiice.2016.20.2.351

IoT 보안 응용을 위한 경량 블록 암호 CLEFIA의 효율적인 하드웨어 구현
An Efficient Hardware Implementation of Lightweight Block Cipher Algorithm CLEFIA for IoT Security Applications 원문보기

한국정보통신학회논문지 = Journal of the Korea Institute of Information and Communication Engineering, v.20 no.2, 2016년, pp.351 - 358

배기철 (School of Electronic Engineering, Kumoh National Institute of Technology) , 신경욱 (School of Electronic Engineering, Kumoh National Institute of Technology)

초록
AI-Helper

경량 블록 암호 알고리즘 CLEFIA의 효율적인 하드웨어 설계에 대하여 기술한다. 설계된 CLEFIA 보안 프로세서는 128/192/256-비트의 세 가지 마스터키 길이를 지원하며, 변형된 GFN(Generalized Feistel Network) 구조를 기반으로 8-비트 데이터 패스로 구현되었다. 라운드키 생성을 위한 중간키 계산용 GFN과 암호 복호 라운드 변환용 GFN을 단일 데이터 프로세싱 블록으로 구현하여 하드웨어 복잡도를 최소화하였다. 본 논문의 GFN 블록은 라운드 변환과 128-비트의 중간 라운드키 계산을 위한 4-브랜치 GFN과 256-비트의 중간 라운드키 계산을 위한 8-브랜치 GFN으로 재구성되어 동작하도록 설계되었다. Verilog HDL로 설계된 CLEFIA 보안 프로세서를 FPGA로 구현하여 정상 동작함을 확인하였다. Vertex5 XC5VSX50T FPGA에서 최대 112 MHz 클록으로 동작 가능하며, 마스터키 길이에 따라 81.5 ~ 60 Mbps의 성능을 갖는 것으로 평가되었다.

Abstract ▼ AI-Helper

This paper describes an efficient hardware implementation of lightweight block cipher algorithm CLEFIA. The CLEFIA crypto-processor supports for three master key lengths of 128/192/256-bit, and it is based on the modified generalized Feistel network (GFN). To minimize hardware complexity, a unified processing unit with 8 bits data-path is designed for implementing GFN that computes intermediate keys to be used in round key scheduling, as well as carries out round transformation. The GFN block in our design is reconfigured not only for performing 4-branch GFN used for round transformation and intermediate round key generation of 128-bit, but also for performing 8-branch GFN used for intermediate round key generation of 256-bit. The CLEFIA crypto-processor designed in Verilog HDL was verified by using Virtex5 XC5VSX50T FPGA device. The estimated throughput is 81.5 ~ 60 Mbps with 112 MHz clock frequency.

주제어

AI 본문요약
AI-Helper

* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.

문제 정의

본 논문에서는 GFN 공유 개념을 적용하여 데이터 프로세싱 블록의 GFN이 중간키 생성에도 사용되도록 함으로써 하드웨어 최적화를 이루었다. 설계된 키 스케줄러는 그림 9와 같으며, 중간키 레지스터 L₀ ∼ L₇, 더블 스왑 블록, 라운드에 따라 상수값을 생성하는 상수 생성기 그리고 중간키와 라운드 상수값을 연산하는 XOR 게이트 등으로 구성된다.

제안 방법

128-비트의 평문/암호문 블록을 암호화/복호화하여 128-비트의 암호문/평문을 생성하는 CLEFIA 보안 프로세서를 설계하였다. 설계된 CLEFIA 보안 프로세서는 128/192/256-비트의 세 가지 마스터키를 지원하며, 하드웨어 자원의 최소화를 위한 다양한 방법을 적용하였다.
F-함수의 적용 순서와 라운드 키 가산 순서를 조정하여 암호화와 복호화의 순환이동 방향이 동일해지도록 만들고, 키 스케줄러 블록의 마스터키 가산을 데이터 프로세싱 블록으로 이동시킴으로써 XOR 개수를 줄이는 방법이 제안되었다[12]. 본 논문에서는 문헌 [12]의 방법을 적용하여 그림 5와 같은 변형된 데이터 프로세싱 구조를 적용하여 설계하였다. 그림 5의 변형된 구조를 적용하면 암호화와 복호화의 순환이동 방향이 동일해지지만, F₀, F₁ 함수의 적용 순서와 세미 라운드키 및 마스터키의 적용 순서가 달라진다.
본 논문에서는 블록암호 CLEFIA를 IoT 환경에 적합하도록 저면적으로 설계하였으며, FPGA 구현을 통해 하드웨어 동작을 검증하였다. 암호화/복호화와 중간키 생성을 위한 하드웨어 자원의 공유를 통해 설계를 최적화하였다.
8비트 데이터 치환을 수행하는 S-box는 256-바이트의 LUT로 구현할 수 있으나, 이는 너무 많은 하드웨어 자원을 소모하게 된다. 본 논문에서는 조합회로를 기반으로 S-box를 설계하였다. S-box S₀는 4-비트 비선형 S-box SS_x 4개와 x2를 수행하는 XTIME 블록 2개 그리고 XOR를 사용하여 그림 7-(a)와 같이 구현하였다.
128-비트의 평문/암호문 블록을 암호화/복호화하여 128-비트의 암호문/평문을 생성하는 CLEFIA 보안 프로세서를 설계하였다. 설계된 CLEFIA 보안 프로세서는 128/192/256-비트의 세 가지 마스터키를 지원하며, 하드웨어 자원의 최소화를 위한 다양한 방법을 적용하였다. 전체 구조는 그림 4와 같으며, 데이터 프로세싱 블록, 키 스케줄러, 제어 블록으로 구성된다.
소니에서 개발되고 ISO IEC 국제표준으로 승인된 128-비트 블록암호 알고리즘 CLEFIA를 FPGA로 구현하여 동작을 확인하였다. 암호화/복호화 라운드 연산과 중간키 생성이 하나의 데이터 프로세싱 블록에서 처리되도록 설계하여 하드웨어가 최소화되도록 하였다.
소니에서 개발되고 ISO IEC 국제표준으로 승인된 128-비트 블록암호 알고리즘 CLEFIA를 FPGA로 구현하여 동작을 확인하였다. 암호화/복호화 라운드 연산과 중간키 생성이 하나의 데이터 프로세싱 블록에서 처리되도록 설계하여 하드웨어가 최소화되도록 하였다. 설계된 CLEFIA 보안 프로세서는 Xilinx FPGA 디바이스에서 1,563개의 LUT-FF pair로 구현되었으며, IoT 및 RFID 환경 등과 같이 경량화가 요구되는 응용분야의 정보보호 코어로 활용이 가능하다.
본 논문에서는 블록암호 CLEFIA를 IoT 환경에 적합하도록 저면적으로 설계하였으며, FPGA 구현을 통해 하드웨어 동작을 검증하였다. 암호화/복호화와 중간키 생성을 위한 하드웨어 자원의 공유를 통해 설계를 최적화하였다. Ⅱ장에서는 CLEFIA 블록암호 알고리듬에 대해 간략히 설명하고, Ⅲ장에서는 CLEFIA 보안 프로세서 설계에 대해 설명한다.
하드웨어 최소화를 위해서는 F-함수 구현에 필요한 곱셈기와 S-box를 효율적으로 구현해야 한다. 확산 매트릭스 곱셈을 위해 x2, x4, x6, x8, x10의 상수 곱셈이 필요하지만, 본 논문에서는 하드웨어 최소화를 위해 x2를 수행하는 XTIME 블록 3개와 8-비트 XOR만을 사용하여 상수 곱셈들을 구현하였다.

대상 데이터

기능검증이 완료된 CLEFIA 코어는 FPGA 구현을 통해 하드웨어 동작을 검증하였다. FPGA 보드, UART 인터페이스, 구동 소프트웨어로 구성된 검증시스템은 그림 12-(a)와 같으며, Xilinx Virtex5 XC5VSX50T FPGA 디바이스가 사용되었다. PC에서 입력된 비밀키와 평문/암호문 데이터가 RS232C 통신을 통해 FPGA로 입력되고, FPGA에서 출력되는 암호문/평문 데이터가 표시된다.
8개의 32-비트 레지스터 R0 ∼ R7와 256-비트의 마스터키 레지스터 MKReg, 매트릭스 곱셈기, S0/S1-box 그리고 마스터키 및 라운드키 가산을 위한 XOR 게이트 등으로 구성된다.
데이터 프로세싱 블록은 128-비트의 데이터 레지스터, 256-비트의 마스터키 레지스터 그리고 라운드 변환과 중간키 생성에 사용되는 GFN 연산회로로 구성된다. 키 스케줄러 블록은 데이터 프로세싱 블록의 GFN 연산으로 생성된 중간키 값을 저장한 후, 더블 스왑 연산을 통해 업데이트 하면서 세미 라운드키를 생성한다.
설계된 라운드 상수 생성 블록은 그림 10과 같으며, 초기값 레지스터(IV Reg.), GF(2¹⁶)상에서 곱하기 2(x2) 또는 곱하기 1/2(x2^-1)을 연산하는 유한체 곱셈기, 1-비트 순환이동 블록(SFT1b), 8-비트 순환이동 블록(SFT8b), 그리고 XOR 게이트 등으로 구성된다. 마스터키 길이에 따른 중간키 생성과 암호화/복호화를 위한 라운드 상수 생성에 9개의 라운드 상수 초기값이 선택적으로 사용되며, 라운드키는 매 라운드 마다 on-the-fly 방식으로 생성된다.

데이터처리

기능검증이 완료된 CLEFIA 코어는 FPGA 구현을 통해 하드웨어 동작을 검증하였다. FPGA 보드, UART 인터페이스, 구동 소프트웨어로 구성된 검증시스템은 그림 12-(a)와 같으며, Xilinx Virtex5 XC5VSX50T FPGA 디바이스가 사용되었다.

성능/효과

128비트의 평문 “00 01 02 03 04 05 06 07 08 09 0A 0B 0C 0D 0E 0F”와 256비트의 마스터키 “FF EE DD CC BB AA 99 88 77 66 55 44 33 22 11 00 F0 E0 D0 C0 B0 A0 90 80 70 60 50 40 30 20 10 00”를 사용하여 시뮬레이션 한 결과를 보이고 있다.
본 논문의 CLEFIA 프로세서는 세 가지 마스터키 길이(128/192/256-비트)를 지원하면서 문헌 [13]과 [14]의 사례와 비슷한 등가 게이트로 구현되었다. 본 논문의 설계에서는 데이터 프로세싱 블록을 8-비트 데이터 패스로 축소하여 설계함으로써 회로 복잡도를 최소화시켰으며, 이에 의해 암호/복호에 소요되는 사이클 수가 8배 정도 증가하였다. 본 논문의 설계에 비해 문헌 [13]과 [14]의 최대 동작 주파수가 2.
설계된 CLEFIA 보안 프로세서는 FPGA 합성결과 1,563개의 LUT-FF pair로 구현되었다. 최대 112 MHz 클록 주파수로 동작이 가능하며, 128/192/256비트의 3가지 마스터키 길이에 따라 81.
암호화/복호화 라운드 연산과 중간키 생성이 하나의 데이터 프로세싱 블록에서 처리되도록 설계하여 하드웨어가 최소화되도록 하였다. 설계된 CLEFIA 보안 프로세서는 Xilinx FPGA 디바이스에서 1,563개의 LUT-FF pair로 구현되었으며, IoT 및 RFID 환경 등과 같이 경량화가 요구되는 응용분야의 정보보호 코어로 활용이 가능하다.
암호화 결과로 암호문 “A1 39 78 14 28 9D E8 0C 10 DA 46 D1 FA 48 B3 8A”이 출력되었고, 이를 동일한 마스터키로 다시 복호화한 결과로 평문 “00 01 02 03 04 05 06 07 08 09 0A 0B 0C 0D 0E 0F”이 출력되었으며, 설계된 CLEFIA 보안 프로세서의 논리기능이 올바로 동작함을 확인하였다.
설계된 CLEFIA 보안 프로세서는 FPGA 합성결과 1,563개의 LUT-FF pair로 구현되었다. 최대 112 MHz 클록 주파수로 동작이 가능하며, 128/192/256비트의 3가지 마스터키 길이에 따라 81.5 ~ 60 Mbps 성능을 갖는 것으로 평가되었다.
그림 12-(b)는 FPGA 검증 결과를 보이고 있다. 평문을 암호화하고, 암호문을 복호화하여 원래의 평문과 일치하는 복호결과가 출력되어 FPGA에 구현된 CLEFIA 프로세서가 올바르게 동작함을 확인하였다.

질의응답

핵심어	질문	논문에서 추출한 답변
	사물인터넷은 어떤 분야에서 빠른 속도로 실용화되고 있는가?	사물인터넷(Internet of Things; IoT)은 다양한 기기들이 인터넷에 연결되어 인간의 조작이나 도움 없이 서로 정보를 교환하고 공유하는 기술을 의미하며, 스마트홈, 스마트 카, 지능형 헬스 케어와 같은 새로운 분야에 빠른 속도로 실용화되고 있다. IoT는 복잡하고 이질적인 네트워크에서 다양한 형태의 데이터가 처리되고 전송되므로, 다양한 형태의 보안 위험에 노출될 수 있다.
	사물인터넷이란 무엇인가?	사물인터넷(Internet of Things; IoT)은 다양한 기기들이 인터넷에 연결되어 인간의 조작이나 도움 없이 서로 정보를 교환하고 공유하는 기술을 의미하며, 스마트홈, 스마트 카, 지능형 헬스 케어와 같은 새로운 분야에 빠른 속도로 실용화되고 있다. IoT는 복잡하고 이질적인 네트워크에서 다양한 형태의 데이터가 처리되고 전송되므로, 다양한 형태의 보안 위험에 노출될 수 있다.
	CLEFIA는 정보보안 분야에서 어떻게 평가되고 있는 알고리즘인가?	CLEFIA는 하드웨어/소프트웨어 자원, 동작속도, 보안성 등의 측면에서 IoT에 적합하도록 개발되었다. 또한 선형공격, 불능 차분공격 등의 보안공격에 대한 안전성이 입증되었고, 경량 구현이 가능하여 RFID, IoT 등 하드웨어/소프트웨어 자원의 최소화가 중요한 분야에 적합한 것으로 평가되고 있다.

참고문헌 (14)

D.H. Kim, S.W Yoon and Y.P. Lee, "Security for IoT Services," Information and Communications Magazine, vol. 30, no. 8, pp. 53-59, Jul. 2013.
C. Lu, "Overview of Security and Privacy Issues in the Internet of Things," http://www.cse.wustl.edu/-jain/cse574-14/ftp/security/
B.I Jang and C.S. Kim, "A study on the security technology for the internet of things," Journal of Security Engineering, vol.11, no.5, pp.429-438, 2014.

상세보기
T. Eisenbarth, C. Paar, A. Poschmann, S. Kumar and L. Uhsadel, "A Survey of Lightweight Cryptography Implementations," IEEE Design & Test of Computers, vol. 24, no. 6, pp. 522-533, 2007.

상세보기
M.J. Sung and K.Y. Shin, "An Efficient Hardware Implementation of Lightweight Block Cipher LEA-128/ 192/ 256 for IoT Security Applications," Journal of the Korea Institute of Information and Communication Engineering, vol. 19, no. 7, pp, 1608-1616, Jul. 2015.

원문보기 상세보기
HIGHT Algorithm Specification, Korea Internet and Security Agency, Jul. 2009.
TTA Standard TTAK.KO-12, 128-bit Lightweight Block Cipher LEA, Telecommunication Technology Association, Dec. 2013.
The 128-bit Block Cipher CLEFIA : Algorithm Specification, Sony Corporation, 2007.
A. Bogdanov et al., "PRESENT: An Ultra-Lightweight Block Cipher," Proc. Workshop Cryptographic Hardware and Embedded Systems (CHES 07), LNCS 4727, Springer, pp. 450-466, 2007.
D. Wheeler and R. Needham, "TEA, a Tiny Encryption Algorithm," Proc. of the Second International Workshop on Fast Software Encryption, pp. 97-110, 1995.
C.H. Lim and T. Korkishko, "mCrypton - A Lightweight Block Cipher for Security of Low-Cost RFID Tags and Sensors," Proc. of Information Security Applications, LNCS 3786, pp. 243-258, Aug. 2005.
T. Akishita and H. Hiwatari, "Very Compact Hardware Implementations of the Block Cipher CLEFIA," in Selected Areas in Cryptography-SAC 2011, ser. LNCS, vol. 7118, pp. 278-292, Springer-Verlag, 2012.
T. Shirai, K. Shibutani, T. Akishita, S. Moriai, and T. Iwata, "Hardware Implementations of the 128-bit Blockcipher CLEFIA," Technical report of IEICE, vol. 107, no. 141, ISEC2007-49, pp. 29-36, Jul. 2007 (in Japanese)
T. Sugawara, N. Homma, T. Aoki and A. Satoh, "High-Performance ASIC Implementation of the 128-bit Block Cipher CLEFIA," Proc. of 2008 IEEE International Symposium on Circuits and Systems(ISCAS 2008), pp. 2925-2928, May, 2008.

저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

내보내기 구분	파일저장 인쇄 메일전송
구성항목	기본정보 상세정보 관리번호, 논문명, 저널/프로시딩명, 저자 , 발행년, 권, 호, 시작페이지, 끝페이지, 발행기관 관리번호, 논문명, 대등논문명, 저자 , 저널/프로시딩명, 발행기관, 발행년, 발행언어, 권, 호, 시작페이지, 끝페이지, ISBN, ISSN, 주제분야, 키워드, 초록(한글), 초록(영문), 저자(소속기관)
저장형식	Text(ASCII format) Excel format RefWorks Direct Export RIS format (for Reference Manager, ProCite, EndNote), Scholar's Aids, Mendeley
메일정보	받는사람 (필수) @ 보내는사람 (선택) @ 제목 내용 KISTI 검색결과 이메일 서비스
안내	총 건의 자료가 검색되었습니다. 다운받으실 자료의 인덱스를 입력하세요. (1-10,000) 검색결과의 순서대로 최대 10,000건 까지 다운로드가 가능합니다. 데이타가 많을 경우 속도가 느려질 수 있습니다.(최대 2~3분 소요) 다운로드 파일은 UTF-8 형태로 저장됩니다. 파일의 내용이 제대로 보이지 않을실 때는 웹브라우저 상단의 보기 -> 인코딩 -> 자동선택 여부를 확인하십시오. ~ Text(ASCII format) Excel format

연합인증