본 논문은 reference driver를 이용한 10비트 10MS/s 축차근사형(SAR: Successive Approximation Register) 아날로그-디지털 변환기(ADC: Analog-to-Digital Converter)를 제안한다. 제안하는 SAR ADC는 커패시터형 디지털-아날로그 변환기(CDAC: Capacitive Digital-to-Analog Converter), 비교기, SAR 로직, 그리고 공급 전압 노이즈에 대한 내성을 향상시키는 reference driver로 구성된다. ${\pm}0.9V$의 아날로그 입력전압을 가지는 SAR ADC를 위해 reference driver는 0.45V, 1.35V의 기준 전압을 생성한다. 설계된 SAR ADC는 $0.18{\mu}m$CMOS 공정을 이용하여 제작되었으며 1.8V의 공급전압을 사용하였다. 제안된 SAR ADC는 reference driver를 이용하여 +/- 200mV의 공급 전압 변화에서도 ${\pm}0.9V$의 입력 범위를 유지한다. 10MS/s의 샘플링 주파수에서 5.32mW의 전력을 소모한다. 측정된 ENOB는 9.11 비트 이며, DNL과 INL은 각각 +0.60/-0.74 LSB와 +0.69/-0.65 LSB이다.
본 논문은 reference driver를 이용한 10비트 10MS/s 축차근사형(SAR: Successive Approximation Register) 아날로그-디지털 변환기(ADC: Analog-to-Digital Converter)를 제안한다. 제안하는 SAR ADC는 커패시터형 디지털-아날로그 변환기(CDAC: Capacitive Digital-to-Analog Converter), 비교기, SAR 로직, 그리고 공급 전압 노이즈에 대한 내성을 향상시키는 reference driver로 구성된다. ${\pm}0.9V$의 아날로그 입력전압을 가지는 SAR ADC를 위해 reference driver는 0.45V, 1.35V의 기준 전압을 생성한다. 설계된 SAR ADC는 $0.18{\mu}m$ CMOS 공정을 이용하여 제작되었으며 1.8V의 공급전압을 사용하였다. 제안된 SAR ADC는 reference driver를 이용하여 +/- 200mV의 공급 전압 변화에서도 ${\pm}0.9V$의 입력 범위를 유지한다. 10MS/s의 샘플링 주파수에서 5.32mW의 전력을 소모한다. 측정된 ENOB는 9.11 비트 이며, DNL과 INL은 각각 +0.60/-0.74 LSB와 +0.69/-0.65 LSB이다.
This paper presents a 10 bit successive approximation register (SAR) analog-to-digital converter (ADC) with a reference driver. The proposed SAR ADC consists of a capacitive digital-to-analog converter (CDAC), a comparator, a SAR logic, and a reference driver which improves the immunity to the power...
This paper presents a 10 bit successive approximation register (SAR) analog-to-digital converter (ADC) with a reference driver. The proposed SAR ADC consists of a capacitive digital-to-analog converter (CDAC), a comparator, a SAR logic, and a reference driver which improves the immunity to the power supply noise. The reference driver generates the reference voltages of 0.45 V and 1.35 V for the SAR ADC with an input voltage range of ${\pm}0.9V$. The SAR ADC is implemented using a $0.18-{\mu}m$ CMOS technology with a 1.8-V supply. The proposed SAR ADC including the reference driver almost maintains an input voltage range to be ${\pm}0.9V$ although the variation of supply voltage is +/- 200 mV. It consumes 5.32 mW at a sampling rate of 10 MS/s. The measured ENOB, DNL, and INL of the ADC are 9.11 bit, +0.60/-0.74 LSB, and +0.69/-0.65 LSB, respectively.
This paper presents a 10 bit successive approximation register (SAR) analog-to-digital converter (ADC) with a reference driver. The proposed SAR ADC consists of a capacitive digital-to-analog converter (CDAC), a comparator, a SAR logic, and a reference driver which improves the immunity to the power supply noise. The reference driver generates the reference voltages of 0.45 V and 1.35 V for the SAR ADC with an input voltage range of ${\pm}0.9V$. The SAR ADC is implemented using a $0.18-{\mu}m$ CMOS technology with a 1.8-V supply. The proposed SAR ADC including the reference driver almost maintains an input voltage range to be ${\pm}0.9V$ although the variation of supply voltage is +/- 200 mV. It consumes 5.32 mW at a sampling rate of 10 MS/s. The measured ENOB, DNL, and INL of the ADC are 9.11 bit, +0.60/-0.74 LSB, and +0.69/-0.65 LSB, respectively.
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문제 정의
본 논문에서는 reference driver를 이용하여 공급 전압 변화에도 ±0.9V의 입력범위를 가지는 10비트 10MS/s SAR ADC를 제안한다.
가설 설정
아날로그 입력은 91kHz의 삼각파를 입력하였다. 1.8V 공급 전압에서의 아날로그 입력 신호의 진폭을 각 공급전압에서 동일하게 인가하였다. 측정 결과 1.
제안 방법
또한 reference driver의 유무에 따른 ADC의 특성 비교를 위해 동일한 CMOS 공정에서 입력범위 가변용 커패시터형 디지털-아날로그 변환기 (CDAC: Capacitive Digital-to-Analog Converter)[5]를 이용하여 ±0.9V의 입력범위를 가지는 10비트 10MS/s SAR ADC의 성능과 비교 분석한다.
그림 1(a)는 제안하는 10비트 10MS/s SAR ADC의 블록도이며, CDAC, 비교기, SAR 로직, 그리고 기준 전압 공급을 위한 reference driver로 구성된다. CDAC는 아날로그 입력을 샘플하고, 바이너리 서치 알고리즘을 위한 기준전압을 생성한다.
그림 1 (b)는 SAR ADC의 타이밍도이다. 본 논문에서 제안하는 SAR ADC는 외부 클록 EX_CLK으로부터 SAR 로직과 비교기에 의해 생성된 clkc 및 valid에 의해 비동기 방식으로 동작한다. clkc는 비교기의 클록으로 사용되며 비교기는 비교 완료시 valid 신호를 생성하여 SAR 로직으로 전달한다.
clkc가 ‘low’일 때 두 비교기의 입력을 증폭시키고 clkc가 ‘high’가 되면 증폭시킨 입력을 비교한다.
REF_TOP과 REF_BOT은 각각 NMOS, PMOS 입력 단으로 구성된 연산 증폭기로 입력되고, 네거티브 피드백을 통해 VREFT과 VREFM 전압을 생성한다. 두 단의 레귤레이터 루프의 주파수 보상을 위해 CC와 RC를 추가하였고, SAR ADC의 데이터 변환 과정에서 reference driver가 CDAC의 커패시터 구동 시, VREFT와 VREFB의 큰 전압 변동을 방지하기 위해 두 노드 사이에 커패시터를 추가하였다.
그림 7은 reference generator의 정착 시간의 시뮬레이션 결과이다. VREFT 노드와 VREFB 노드에 각각 VREFT를 공급 전압으로 사용하는 인버터와 VREFB를 그라운드 전압으로 사용하는 인버터를 연결하여 각 인버터 입력으로 펄스 파형을 인가하였다. 펄스의 에지(edge)에서의 VREFT, VREFB 전압의 정착 시간은 각각 21.
Reference driver의 구동 능력은 ADC의 성능 결정에 중요한 역할을 한다. Reference driver의 유무에 따른 SAR ADC의 성능 비교를 위해 reference driver를 포함하지 않고 공급전원을 reference 전압으로 사용하는 SAR ADC를 동일한 CMOS 공정에서 구현하여 특성을 비교하였다.
Reference driver를 포함하지 않는 SAR ADC는 별도의 기준 전압 없이 CDAC 커패시터 스위칭 방법으로 입력 전압 범위를 레일투레일에서 절반으로 가변하여 +/-900mV의 입력 전압 범위를 구현하였다[5]. 그림 13은 입력 범위 가변이 가능한 CDAC의 구조이다.
기존의 연구에서는 외부에서 공급되는 전압을 칩 내부의 reference voltage buffer를 통해 ADC의 기준 전압으로 공급한다. 데이터 변환과정에서 기준 전압 정착 시간을 최소화하기 위해 분할 커패시터 방식의 DAC 구조를 이용하여 reference voltage buffer가 구동해야할 커패시터를 최소화하였다[3].
대상 데이터
본 논문에서 설계된 SAR ADC는 1.8V 공급 전압을 가지는 0.18μm CMOS 공정을 사용하여 제작되었다.
그림 13은 입력 범위 가변이 가능한 CDAC의 구조이다. 레일 투레일 입력 범위를 절반의 입력 범위로 가변하기 위해서 512CU를 추가로 연결하여 전체 커패시터 크기를 1024CU로 구성하였다. 그림 14는 reference driver의 유무에 따라 10MS/s의 샘플링 주파수에서 측정된 입력주파수 별 SNDR이다.
제안하는 10비트 10MS/s SAR ADC는 reference driver를 이용하여 ±0.9V의 입력 범위를 가지고, 1.8V 0.18μm CMOS 공정을 이용하여 제작되었다.
성능/효과
1.8V 공급전압 기준으로 ±0.2V의 공급 전압 범위에서 최대 3 코드 차이를 보였다.
29비트이다. Reference driver를 사용하는 SAR ADC 대비 나이퀴스트 주파수에서 SNDR이 약 1.68dB 높게 측정되었다. 그림 15는 SAR ADC의 데이터 변환 과정에서의 CDAC의 출력과 VREFT, VREFB의 파형이다.
12mV의 전압 변동이 일어난다. 데이터 변환과정에서 reference driver는 공급 전압보다 전류 구동력이 약하기 때문에 기준 전압 변동이 발생하고, 이로 인해 본 논문에서 제안하는 SAR ADC의 특성이 reference driver가 없는 SAR ADC의 SNDR 및 ENOB 특성에 비해 다소 떨어지는 것을 확인할 수 있다.
1.6V 공급 전압의 경우 상·하위코드에서 6개의 중복 코드가 나타나고, 1.7V의 공급 전압의 경우 상·하위코드에서 3개의 중복 코드가 나타났다.
측정 결과 1.8V 공급 전압에서의 아날로그 입력에 대한 ADC의 출력 코드를 기준으로 ±0.2V의 공급 전압 범위에서 최대 101 코드 차이를 보였다.
ADC가 레일투레일 입력 범위가 아닌 특정 입력 범위를 가지기 해서 차동 구조의 reference voltage buffer를 사용할 수 있다[4]. 설계한 reference driver를 이용한 10비트 10MS/s SAR ADC는 기존 연구에 비해 reference driver의 전력 소모를 줄였고[3], reference driver의 구동력을 optimize 하여 SAR ADC의 샘플링 속도를 유지하였다.
Reference driver를 이용하여 기준전압을 생성하므로 노이지한 환경에서 공급 전압이 변동되는 경우에도 공급 전압에 의한 아날로그 입력 범위 변동 없는 SAR ADC 구현이 가능하다. 설계된 SAR ADC는 91kHz와 4.991MHz에서 측정된 ENOB는 각각 9.11비트와 9.01비트로 나타났다. DNL과 INL은 각각 +0.
질의응답
핵심어
질문
논문에서 추출한 답변
축차 근사형 (SAR: Successive Approximation Register) 아날로그-디지털 변환기는 시스템 레벨 측면에서 요구사항을 충족시키기 위해 입력 범위를 어떻게 조절하는가?
무선 통신, 디스플레이 드라이버 IC 등 중해상도(medium resolution), 수십 MS/s 정도의 샘플링 속도가 요구되는 시스템에 주로 사용되는 축차 근사형 (SAR: Successive Approximation Register) 아날로그-디지털 변환기 (ADC: Analog-to-Digital Converter)는 시스템 레벨 측면에서 요구되는 사항을 충족시키기 위해서 입력 범위 조절이 필요하다. 입력 범위를 조절하기 위해서 SAR ADC는 입력 범위와 동일한 기준 전압을 사용하는 방법[3,4]과 별도의 기준 전압 없이 ADC 내부 커패시터를 이용[5,6]하여 입력 범위를 조절할 수 있다. 저전력 설계를 위해 공급 전원을 기준전압으로 사용하는 SAR ADC의 경우 공급 전원의 변화에 의해 ADC의 아날로그 입력 전압의 범위가 변할 수 있다.
아날로그와 디지털 혼성 설계의 주요 쟁점은 무엇인가?
아날로그와 디지털 혼성 설계의 주요 쟁점은 랜덤 디지털 스위칭에 의한 노이지(noisy)한 온-칩(on-chip) 환경에서의 아날로그 회로의 성능이다. 디지털 스위칭에 의한 노이즈는 전원 공급 라인에 계단 파형이나 임펄스로 나타날 수 있고, 이는 아날로그 회로에 직접적인 영향을 미친다[1-3].
디지털 스위칭에 의한 노이즈는 전원 공급라인에서 어떠한 현상으로 나타날 수 있는가?
아날로그와 디지털 혼성 설계의 주요 쟁점은 랜덤 디지털 스위칭에 의한 노이지(noisy)한 온-칩(on-chip) 환경에서의 아날로그 회로의 성능이다. 디지털 스위칭에 의한 노이즈는 전원 공급 라인에 계단 파형이나 임펄스로 나타날 수 있고, 이는 아날로그 회로에 직접적인 영향을 미친다[1-3]. 무선 통신, 디스플레이 드라이버 IC 등 중해상도(medium resolution), 수십 MS/s 정도의 샘플링 속도가 요구되는 시스템에 주로 사용되는 축차 근사형 (SAR: Successive Approximation Register) 아날로그-디지털 변환기 (ADC: Analog-to-Digital Converter)는 시스템 레벨 측면에서 요구되는 사항을 충족시키기 위해서 입력 범위 조절이 필요하다.
참고문헌 (8)
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J. H. Li, X. B. Zhang and M. Y. Yu, "A 166MS/s 31mW pipelined interpolating ADC in $0.18{\mu}m$ CMOS with on-chip LDO regulator," IEEE Cross Strait Quad-Regional Radio Science and Wireless Technology Conference, vol. 2, no. 1, pp. 1520-1524, July 2011.
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