[논문]비대칭 소스/드레인 수직형 나노와이어 MOSFET의 1T-DRAM 응용을 위한 메모리 윈도우 특성

이재훈; 박종태

doi:10.6109/jkiice.2016.20.4.793

비대칭 소스/드레인 수직형 나노와이어 MOSFET의 1T-DRAM 응용을 위한 메모리 윈도우 특성
Memory window characteristics of vertical nanowire MOSFET with asymmetric source/drain for 1T-DRAM application 원문보기

한국정보통신학회논문지 = Journal of the Korea Institute of Information and Communication Engineering, v.20 no.4, 2016년, pp.793 - 798

이재훈 (Department of Electronic Engineering, Incheon National University) , 박종태 (Department of Electronic Engineering, Incheon National University)

초록
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본 연구에서는 1T-DRAM 응용을 위해 Bipolar Junction Transistor 모드 (BJT mode)에서 비대칭 소스/드레인 수직형 나노와이어 소자의 순방향 및 역방향 메모리 윈도우 특성을 분석하였다. 사용된 소자는 드레인 농도가 소스 농도보다 높으며 소스 면적이 드레인 면적보다 큰 사다리꼴의 수직형 gate-all-around (GAA) MOSFET 이다. BJT모드의 순방향 및 역방향 이력곡선 특성으로부터 순방향의 메모리 윈도우는 1.08V이고 역방향의 메모리 윈도우는 0.16V이었다. 또 래치-업 포인트는 순방향이 역방향보다 0.34V 큰 것을 알 수 있었다. 측정 결과를 검증하기 위해 소자 시뮬레이션을 수행하였으며 시뮬레이션 결과는 측정 결과와 일치하는 것을 알 수 있었다. 1T-DRAM에서 BJT 모드를 이용하여 쓰기 동작을 할 때는 드레인 농도가 높은 것이 바람직함을 알 수 있었다.

Abstract ▼ AI-Helper

In this work, the memory window characteristics of vertical nanowire device with asymmetric source and drain was analyzed using bipolar junction transistor mode for 1T-DRAM application. A gate-all-around (GAA) MOSFET with higher doping concentration in the drain region than in the source region was used. The shape of GAA MOSFET was a tapered vertical structure that the source area is larger than the drain area. From hysteresis curves using bipolar junction mode, the memory windows were 1.08V in the forward mode and 0.16V in the reverse mode, respectively. We observed that the latch-up point was larger in the forward mode than in the reverse mode by 0.34V. To confirm the measurement results, the device simulation has been performed and the simulation results were consistent in the measurement ones. We knew that the device structure with higher doping concentration in the drain region was desirable for the 1T-DRAM using bipolar junction mode.

주제어

AI 본문요약
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문제 정의

본 연구에서는 1T-DRAM 응용을 위해 BJT 모드에서 비대칭 소스/드레인 수직형 나노와이어 소자의 순방향 및 역방향 메모리 윈도우 특성을 측정 분석하였다. 소자의 구조에 따른 메모리 윈도의 특성을 분석하기 위해 소자 시뮬레이션을 사용하여 드레인 중첩길이와 드레인 전압에 따른 이력곡선(hysteresis loop)을 분석하였다.

가설 설정

p채널은 붕소(boron)를 120KeV/ 8x10¹³cm^-2로 이온주입하였고 드레인은 비소(arsenide)를 80KeV/ 3x10¹⁵cm^-2와 인(phosphorus)을 50KeV/ 5x10¹⁴cm^-2로 인 2차례로 이온주입 하였다. 그 결과로 수직형 나노와이어 MOSFET의 불순물 분포는 그림 1(b)와 같이 소스와 드레인의 불순물이 비대칭인 구조이다. 불순물 비소는 플래시메모리에서 핫캐리어 주입을 증가를 위해 드레인 근처에서 계단접합을 형성하기 위해 사용되었다.

제안 방법

본 연구에서는 1T-DRAM 응용을 위해 BJT 모드에서 비대칭 소스/드레인 수직형 나노와이어 소자의 순방향 및 역방향 메모리 윈도우 특성을 측정 분석하였다. 소자의 구조에 따른 메모리 윈도의 특성을 분석하기 위해 소자 시뮬레이션을 사용하여 드레인 중첩길이와 드레인 전압에 따른 이력곡선(hysteresis loop)을 분석하였다.
3차원 소자 시뮬레이션 (ATLAS 3D)을 이용하여 측정에 사용된 소자와 같은 구조가 되도록 수직형 나노와이어를 설계하였다. 소스와 게이트 중첩길이는 30nm,드레인과 게이트 중첩길이는 10nm의 크기로 하였다.
소스는 인(phosphorus)을 1MeV/5x10¹⁴cm^-2로 수직방향 7도 경사로 이온주입 하였다. p채널은 붕소(boron)를 120KeV/ 8x10¹³cm^-2로 이온주입하였고 드레인은 비소(arsenide)를 80KeV/ 3x10¹⁵cm^-2와 인(phosphorus)을 50KeV/ 5x10¹⁴cm^-2로 인 2차례로 이온주입 하였다. 그 결과로 수직형 나노와이어 MOSFET의 불순물 분포는 그림 1(b)와 같이 소스와 드레인의 불순물이 비대칭인 구조이다.
비소이온주입은 높은 이온 주입 에너지가 필요하므로 소스의 결정에 발생할 수 있는 결함을 줄이기 위해 불순물 인을 주입하였고 드레인은 낮은 에너지의 불순물 비소를 선택적으로 주입하였다. 불순물 활성화 이후 실리콘 pillar를 만들기 위해 실리콘 에칭을 진행하였다. 고밀도 플라즈마 SiO₂의 증착과 평탄화 후 450nm 높이의 실리콘 기둥을 얻었다.
불순물 비소는 플래시메모리에서 핫캐리어 주입을 증가를 위해 드레인 근처에서 계단접합을 형성하기 위해 사용되었다. 비소이온주입은 높은 이온 주입 에너지가 필요하므로 소스의 결정에 발생할 수 있는 결함을 줄이기 위해 불순물 인을 주입하였고 드레인은 낮은 에너지의 불순물 비소를 선택적으로 주입하였다. 불순물 활성화 이후 실리콘 pillar를 만들기 위해 실리콘 에칭을 진행하였다.
본 연구에서는 1T-DRAM 응용을 위해 BJT 모드에서 비대칭 소스/드레인 수직형 나노와이어 소자의 순방향 및 역방향 메모리 윈도우 특성을 측정 분석하였다. 소자의 구조에 따른 메모리 윈도의 특성을 분석하기 위해 소자 시뮬레이션을 사용하여 드레인 중첩길이와 드레인 전압에 따른 이력곡선(hysteresis loop)을 분석하였다.

대상 데이터

두께 5nm의 터널링 산화층과 두께 6nm의 전하-트래핑 Si₃N₄, 그리고 두께 8nm의 차단 산화층을 순차적으로 성장시켰다. 게이트는 Ti/TiN/W을 사용하여 두께가 각각 20nm, 10nm, 150nm 되는 메탈을 증착하였다. 소자의 게이트 길이는 250nm이다.
고밀도 플라즈마 SiO₂의 증착과 평탄화 후 450nm 높이의 실리콘 기둥을 얻었다. 두께 5nm의 터널링 산화층과 두께 6nm의 전하-트래핑 Si₃N₄, 그리고 두께 8nm의 차단 산화층을 순차적으로 성장시켰다. 게이트는 Ti/TiN/W을 사용하여 두께가 각각 20nm, 10nm, 150nm 되는 메탈을 증착하였다.
본 연구에서 사용된 소자는 그림 1(a)와 같이 p-형 벌크 웨이퍼를 사용하여 pillar 모양의 수직형 나노 와이어로 식각하여 비대칭 소스/드레인을 갖는 GAA 구조의 MOSFETs 이다. 소스는 인(phosphorus)을 1MeV/5x10¹⁴cm^-2로 수직방향 7도 경사로 이온주입 하였다. p채널은 붕소(boron)를 120KeV/ 8x10¹³cm^-2로 이온주입하였고 드레인은 비소(arsenide)를 80KeV/ 3x10¹⁵cm^-2와 인(phosphorus)을 50KeV/ 5x10¹⁴cm^-2로 인 2차례로 이온주입 하였다.
게이트는 Ti/TiN/W을 사용하여 두께가 각각 20nm, 10nm, 150nm 되는 메탈을 증착하였다. 소자의 게이트 길이는 250nm이다.

성능/효과

4V으로 일정할 때 드레인 중첩길이에 따른 순방향 모드 및 역방향 모드에서 더블 스위핑한 드레인 전류 특성을 나타낸 것이다. 그림 7(a)로부터 순방향 모드에서 소스와 게이트의 중첩길이는 30nm로 일정할 때 드레인과 게이트의 중첩길이가 0nm인 경우에는 메모리 윈도우가 0.11V로 매우 작았으나 중첩길이가 10nm인 경우의 메모리 윈도우는 0.65V, 20nm 이상일 때는 메모리 윈도우가 2V 이상으로 충첩길이에 비례하여 메모리 윈도우 전압이 증가하는 것을 알 수 있다. 이는 중첩길이가 클수록 채널 즉 베이스와 드레인 즉 콜렉터 사이의 전압이 증가하므로 충격 이온화가 많이 일어나기 때문으로 사료된다.
순방향 모드에서 드레인 전류 특성은 드레인 전압이 증가함에 따라 메모리 윈도우가 증가하는 것을 알 수 있다. 드레인 전압이 증가할수록 래치-업 포인트 전압은 큰 차이가 없으나 역스위핑 (reverse sweeping) 상태에서 소자가 오프되는 게이트 전압이 감소하는 것을 알 수 있다. 이는 드레인 전압이 클수록 충격이온화에 의한 홀 생성이 크므로 채널 즉 베이스에 축적된 홀이 많게 되고 그 결과로 1T-DRAM의 유지 시간이 증가한다는 것을 의미한다.
소자 시뮬레이션 결과 래치업 포인트 전압과 메모리 윈도우 전압의 절대적인 값은 측정결과와 다르지만 순방향 및 역방향 모드의 크기 비교는 측정 결과와 같음을 알 수 있었다. 또 시뮬레이션을 통하여 충첩길이에 비례하여 메모리 윈도우 전압이 증가 하는 것을 알 수 있다. 측정 및 시뮬레이션 결과로부터 역방향 모드에서는 메모리 윈도우 전압이 작아 1T- DRAM으로 사용하기에는 부적당함을 알 수 있었다.
순방향 모드에서 드레인 전류 특성은 드레인 전압이 증가함에 따라 메모리 윈도우가 증가하는 것을 알 수 있었다. 소자 시뮬레이션 결과 래치업 포인트 전압과 메모리 윈도우 전압의 절대적인 값은 측정결과와 다르지만 순방향 및 역방향 모드의 크기 비교는 측정 결과와 같음을 알 수 있었다. 또 시뮬레이션을 통하여 충첩길이에 비례하여 메모리 윈도우 전압이 증가 하는 것을 알 수 있다.
34V 큰 것을 알 수 있었다. 순방향 모드에서 드레인 전류 특성은 드레인 전압이 증가함에 따라 메모리 윈도우가 증가하는 것을 알 수 있었다. 소자 시뮬레이션 결과 래치업 포인트 전압과 메모리 윈도우 전압의 절대적인 값은 측정결과와 다르지만 순방향 및 역방향 모드의 크기 비교는 측정 결과와 같음을 알 수 있었다.
순방향 및 역방향 모드에서 온-전류 및 오프-전류크기 비교는 측정 결과와 동일하였고 순방향 모드의 래치-업 포인트 역방향 모드보다 0.23V 크고 메모리 윈도우는 0.62V 큰 것을 알 수 있다. 래치-업 포인트 전압과 메모리 윈도우 전압의 절대적인 값은 측정결과와 다르지만 순방향 및 역방향 모드의 크기 비교는 측정 결과와 같음을 알 수 있다.
반면에 역방향 모드에서는 드레인 오버랩 길이가 20nm 이상일 때는 메모리 윈도우가 크게 증가하지 않고 거의 포화되는 것을 알 수 있다. 측정 및 시뮬레이션 결과로부터 역방향 모드에서는 메모리 윈도우 전압이 작아 1T-DRAM으로 사용하기에는 부적당함을 알 수 있었다.
반면에 역방향 모드에서는 드레인 오버랩 길이가 20nm 이상일 때는 메모리 윈도우가 크게 증가하지 않고 거의 포화되는 것을 알 수 있다. 측정 및 시뮬레이션 결과로부터 역방향 모드에서는 메모리 윈도우 전압이 작아 1T-DRAM으로 사용하기에는 부적당함을 알 수 있었다.

질의응답

핵심어	질문	논문에서 추출한 답변
	커패시터 집적화는 어떤 어려움이 있는가?	트랜지스터 크기가 축소되므로 DRAM의 속도, 보유시간(retention time) 및 소비전력과 같은 특성을 저하시킨다[3]. 또한 커패시터 집적화는 스택(stack )및 deep-trench 등 복잡한 공정도 요구되는데 공정단가가 올라가고 공정이 복잡해져서 양산하는데 어려움이 따른다[4].
	비대칭 소스/드레인 수직형 나노와이어 소자의 순방향 및 역방향 메모리 윈도우 특성을 분석하기 위해 어떤 것을 분석하였는가?	본 연구에서는 1T-DRAM 응용을 위해 BJT 모드에서비대칭 소스/드레인 수직형 나노와이어 소자의 순방향 및 역방향 메모리 윈도우 특성을 측정 분석하였다. 소자의 구조에 따른 메모리 윈도의 특성을 분석하기 위해 소자 시뮬레이션을 사용하여 드레인 중첩길이와 드레인 전압에 따른 이력곡선(hysteresis loop)을 분석하였다.
	1T-DRAM의 장점은 무엇인가?	이런 1T/1C-DRAM의 한계를 극복하기 위해 커패시터 대신에 SOI 구조의 고유한 성질인 플로팅 바디 효과(floating body effect)를 이용한 1T-DRAM이 제안 되었다[5]. 1T-DRAM은 하나의 트랜지스터로 동작하기 때문에 작은 크기의 커패시터를 만들기 위한 어려운 공정을 피할 수 있고 커패시터가 차지하는 면적을 없앨 수 있으므로 집적도를 높일 수 있다는 장점이 있다. 처음 1세대 1T-DRAM은 드레인 근처에서의 충격이온화로 생성된 홀이 부유기판에 축적되는 쓰기 상태(1상태)가 이 되며 그렇지 않을 때는 지우기 상태(0상태)가 된다[5].

참고문헌 (12)

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상세보기
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S Okhonin, M Nagoga, J M Sallese, and P FazanA. "Capacitor- Less 1T-DRAM Cell." IEEE Electron Device Letters, vol. 23, no. 2, pp. 85-87, Oct. 2002.

상세보기
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J. Han, S. Ryu, S. Choi and Y. Choi, "Gate-Induced Drain-Leakage (GIDL) Programming Method for Soft-Programming-Free Operation in Unified RAM (URAM)" IEEE Electron Device Letters, vol. 30, no. 2, pp.189-191, Feb. 2009.

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S. Okonin, M. Nagoga, E. Carman, R. Beffa and E. Faraoni. "New Generation of Z-RAM." IEEE Electron Devices Meeting, Washington, DC, pp.925-928, 2007.
D. Moon, S. Choi, J. Han and Y. Choi, "A Study of BJT based Capacitorless 1T-DRAM with Consideration of Geometrical Dependence." Korean Conference on Semiconductors 17th, Daejeon, Korea, pp.7-8, 2010.
M. Aoulaiche, N. Collaert, R. Degraeve, Z. Lu and B. Wachter, "BJT-Mode Endurance on a 1T-RAM Bulk FinFET Device." IEEE Electron Device Letters, vol. 31, no. 12, Dec. 2010.

상세보기
J. Goldberger, A. Hochbaum, R. Fan and P. Yang, "Silicon Vertically Integrated Nanowire Field Effect Transistors." Nano Letters, vol. 6, no. 5, pp.973-977, Mar. 2006.

상세보기
D. Rideau, V. Quenette, D. Garetto, E. Dornel, M. Weybright, J. Manceau, O. Saxod and C. Tavernier, "Characterization & Modeling of Gate-Induced-Drain-Leakage with complete overlap and fringing model." IEEE International Conference on Microelectronic Test Structures (ICMTS), Hiroshima, pp.210-213, 2010.

저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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