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저전압 DRAM 회로 설계 검토 및 제안
Reviews and Proposals of Low-Voltage DRAM Circuit Design 원문보기

電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.38 no.4 = no.286, 2001년, pp.251 - 265  

김영희 (창원대학교 전자공학과) ,  김광현 (포항공과대학교 전자전기공학과) ,  박홍준 (포항공과대학교 전자전기공학과) ,  위재경 (현대전자 메모리개발연구소) ,  최진혁 (현대전자 메모리개발연구소)

초록
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반도체 소자가 소형화 되면서 소자의 신뢰성을 유지하고 전력 소모를 줄이기 위해 기가-비트 DRAM의 동작 전압은 1.5V 이하로 줄어들 것으로 기대된다. 따라서 기가-비트 DRAM을 구현하기 위해 저전압 회로 설계 기술이 요구된다. 이 연구에서는 지금까지 발표된 저전압 DRAM 회로 설계 기술에 대한 조사결과를 기술하였고, 기가-비트 DRAM을 위해 4가지 종류의 저전압 회로 설계 기술을 새로이 제안하였다. 이 4가지 저전압 회로 설계 기술은 subthreshold 누설 전류를 줄이는 계층적 negative-voltage word-line 구동기, two-phase VBB(Back-Bias Voltage) 발생기, two-phase VPP(Boosted Voltage) 발생기와 밴드갭 기준전압 발생기에 대한 것인데, 이에 대한 테스트 칩의 측정 결과와 SPICE 시뮬레이션 결과를 제시하였다.

Abstract ▼ AI-Helper 아이콘AI-Helper

As the device scaling proceeds, the operating voltage(VDD) of giga-bit DRAMs is expected to be reduced to 1.5V or down, fir improving the device reliability and reducing the power dissipation. Therefore the low-voltage circuit design techniques are required to implement giga-bit DRAMs. In this work,...

참고문헌 (20)

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  20. Y.H.Kim et al., 'A Temperature-and Supply-Insensitive Fully On-Chip 1Gb/s CMOS Open-Drain Output Driver for High-Bandwidth DRAMs,' submitted for possible publication in the IEEE. J. Solid-State Circuits, May 2000 

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