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문제 정의
- 본 논문에서 제안하는 구조는 기본적으로 실시간 처리에 용이한 피드포워드(feedforward) 구조를 기반으로 하여, 멀티밴드 DRC 구조의 문제점을 해결하고자 하이브리드 DRC 구조를 제안하였다. 제안한 하이브리드 DRC 구조는 2단의 직렬형태로서 전단에 멀티밴드 DRC는 RMS값을 기반으로 신호크기를 검출하는 구조이고, 후단에 단일밴드 DRC는 최대값을 기반으로 신호크기를 검출하는 구조를 적용하여 우수한 청감을 유지하면서도 클리핑이 최대한 억제되도록 하였다.
- 본 논문에서는 디지털오디오 앰프에서 청감향상을 위해 사용되고 있는 멀티밴드 DRC 구조의 문제점을 해결하고자 하이브리드 DRC 구조를 제안하였다. 하이브리드 DRC는 앞단의 멀티밴드 DRC에서는 신호크기를 RMS값을 기반으로 검출하는 구조를 적용하였고, 후단의 DRC는 최대값을 기반으로 신호크기를 검출하는 구조를 적용하였다.
제안 방법
- 그림 6의 DRC 구조를 HDL 코딩을 하여 Xilinx의 FPGA 보드에 구현을 하였으며, 청취 실험을 하기 위해 디지털오디오 입력과 아날로그 오디오 입력을 받고 I2S 신호를 FPGA에 전달하는 인터페이스, FPGA에 구현된 DRC 처리를 한 결과를 디지털오디오 앰프에 연결해서 최종적으로 스피커를 구동할 수 있도록 하는 앰프단을 그림 10과 같이 구성하여 최대값 기반으로만 구성된 DRC, RMS값 기반으로만 구성된 DRC, 그리고 본 논문에서 제안한 것처럼 전단은 RMS값 기반, 후단은 최대값을 기반으로 하는 하이브리드 DRC, 이와 같은 세가지 DRC 구조에 대한 비교 청취실험을 하였다.
- 디지털 오디오 앰프는 신호크기만을 증폭하는 아날로그 오디오 앰프와는 달리 기본적인 신호증폭기능 외에 디지털필터 기능, 샘플 레이트 변환, DRC(Dynamic Range Compressor) 와 같은 다양한 기능의 디지털신호처리를 수행한다. 이 과정에서 아날로그 신호처리에서 필연적으로 발생하는 음질 열화문제가 없으므로 매우 자유로운 신호처리가 가능한 장점을 가지고 있다.
- 앞 장에서 언급한 멀티밴드 DRC 구조의 문제점을 해결하고자 멀티밴드 DRC에서 청감상 장점을 가지는 RMS 기반의 DRC를 앞단에 사용하고, 후단의 DRC에서는 앞단DRC의 과도 응답에 의한 부스트를 제어하기 위한 최대값 기반의 DRC를 사용하는 2개의 밴드로 구성된 하이브리드 DRC를 그림 6과 같이 구성하였다.
- 이러한 문제점을 해결하고자 주파수대역을 2개 이상으로 나누어 DRC의 임계치를 각 주파수대역마다 다르게 적용하는 멀티밴드 DRC 구조를 적용하게 된다[5]. 그림 2는 2 밴드 DRC 구조를 나타낸다.
- 이렇게 2개 밴드로 구성된 하이브리드 구조를 사용함으로서 앞단에서는 기존의 멀티밴드 DRC에서 RMS값을 검출하여 단순 DRC를 적용하는 구조에 비해 청감상 향상을 가져오는 장점이 있으며, 뒷단에서는 최대값을 검출하여 클리핑 발생을 억제하여 멀티밴드 DRC에서 나타나는 전환 주파수 부근의 부스트(boost) 문제점을 개선할 수 있도록 하였다.
- 제안된 구조의 적합성을 검증하기 위해 MATLAB에서 정현파를 사용하여 모의실험을 통해 DRC 이득변화를 살펴보았으며, 실제음원을 사용하여 일반 청취자를 대상으로 한 MOS 평가방법의 청취테스트를 하였다. MATLAB 모의실험을 통해 스텝형태의 입력을 인가한 경우, 신호의 최종레벨에 도달하는 응답은 최대값을 검출하는 DRC가 빠르고, RMS값을 검출하는 DRC가 느리게 나타나는 것을 알 수 있었고, 버스트 입력신호일 때 RMS값을 기반으로 하는 신호크기가 최대값을 기반으로 하는 경우보다 낮은 레벨로 검출되고 있음을 알 수 있었다.
- 본 논문에서 제안하는 구조는 기본적으로 실시간 처리에 용이한 피드포워드(feedforward) 구조를 기반으로 하여, 멀티밴드 DRC 구조의 문제점을 해결하고자 하이브리드 DRC 구조를 제안하였다. 제안한 하이브리드 DRC 구조는 2단의 직렬형태로서 전단에 멀티밴드 DRC는 RMS값을 기반으로 신호크기를 검출하는 구조이고, 후단에 단일밴드 DRC는 최대값을 기반으로 신호크기를 검출하는 구조를 적용하여 우수한 청감을 유지하면서도 클리핑이 최대한 억제되도록 하였다.
- 본 논문에서는 디지털오디오 앰프에서 청감향상을 위해 사용되고 있는 멀티밴드 DRC 구조의 문제점을 해결하고자 하이브리드 DRC 구조를 제안하였다. 하이브리드 DRC는 앞단의 멀티밴드 DRC에서는 신호크기를 RMS값을 기반으로 검출하는 구조를 적용하였고, 후단의 DRC는 최대값을 기반으로 신호크기를 검출하는 구조를 적용하였다.
대상 데이터
- 본 논문에서 제안한 하이브리드 DRC 구조의 응답특성을 MATLAB을 이용하여 모의실험 하였다. 실험에 사용한 DRC 구조는 그림 6과 같이 앞단에 2개의 밴드로 구성된 DRC에는 입력신호의 RMS 값에 기반하여 동작하도록 하고, 후단에 1개의 밴드로 구성된 DRC에서는 최대값에 기반하여 동작하도록 하였다.
- 총 9명의 일반 청취자를 대상으로 청취실험을 하였으며, 표 4의 평가기준으로 MOS 방법을 사용하였다[9]. 청취음원으로는 EBU[10]에서 다이내믹레인지 평가를 위해 추천된 방침번호 60, 62, 68과 BBP[8]의 4가지를 사용하였다. RMS와 하이브리드 DRC의 경우 앰프전원의 헤드 룸이 충분한 경우 청취상의 차이를 거의 느낄 수 없었으나, 전원 헤드 룸이 부족한 경우 RMS값 기반의 DRC는 클리핑이 발생하여 하이브리드 DRC가 클리핑을 억제함으로써 좋은 소리를 들려주었다.
- 총 9명의 일반 청취자를 대상으로 청취실험을 하였으며, 표 4의 평가기준으로 MOS 방법을 사용하였다[9]. 청취음원으로는 EBU[10]에서 다이내믹레인지 평가를 위해 추천된 방침번호 60, 62, 68과 BBP[8]의 4가지를 사용하였다.
데이터처리
- 본 논문에서 제안한 하이브리드 DRC 구조의 응답특성을 MATLAB을 이용하여 모의실험 하였다. 실험에 사용한 DRC 구조는 그림 6과 같이 앞단에 2개의 밴드로 구성된 DRC에는 입력신호의 RMS 값에 기반하여 동작하도록 하고, 후단에 1개의 밴드로 구성된 DRC에서는 최대값에 기반하여 동작하도록 하였다.
- 스텝형태의 경우에는 이득감소레벨이 실제적으로 차이가 없지만, 버스트 형태의 입력에 대해서는 그림 8에 보인 것과 같이 차이가 나게 된다. 실제 음원에 대한 차이를 확인하기 위해 실제 음원(Boom Boom Pow)[8]을 사용하여 최대값 기반 DRC와 본 논문에 제안한 하이브리드 DRC에서의 레벨검출을 실험하였다. 세로축은 정규화된 신호크기를 나타내며, 가로축은 시간을 나타낸 것으로 샘플 숫자를 기준으로 표시한 그림 9에서와 같이 이 음원은 리드미컬한 비트가 강하게 나타낸다.
성능/효과
- 또한 입력이 순간적으로 변하는 펄스형태 신호의 경우, RMS 값을 기반으로 하는 DRC에서는 신호이득이 많이 줄어들지 않음으로서 청감상 더 자연스럽고, 소리의 급격한 변화가 덜 느껴지게 되는 특징이 나타났고, 최대값을 기반으로 하는 신호크기 검출에서는 응답특성이 RMS 값을 기반으로 하는 경우에 비해 빠름으로서 DRC의 신호이득조절이 신속하게 이루어짐을 확인하였다. FPGA 보드를 이용하여 제안한 DRC 구조를 하드웨어적으로 구현하여 청취실험을 해본 결과 제안된 구조가 기존의 최대값 또는 RMS값으로 구성되는 기존 DRC 구조에 비교하여 우수한 청감을 유지하면서도 클리핑이 최대한 억제되도록 하는 결과를 얻어, 모의실험에서 예상되었던 결과와 동일한 특성을 확인할 수 있었다.
- 제안된 구조의 적합성을 검증하기 위해 MATLAB에서 정현파를 사용하여 모의실험을 통해 DRC 이득변화를 살펴보았으며, 실제음원을 사용하여 일반 청취자를 대상으로 한 MOS 평가방법의 청취테스트를 하였다. MATLAB 모의실험을 통해 스텝형태의 입력을 인가한 경우, 신호의 최종레벨에 도달하는 응답은 최대값을 검출하는 DRC가 빠르고, RMS값을 검출하는 DRC가 느리게 나타나는 것을 알 수 있었고, 버스트 입력신호일 때 RMS값을 기반으로 하는 신호크기가 최대값을 기반으로 하는 경우보다 낮은 레벨로 검출되고 있음을 알 수 있었다. 또한 입력이 순간적으로 변하는 펄스형태 신호의 경우, RMS 값을 기반으로 하는 DRC에서는 신호이득이 많이 줄어들지 않음으로서 청감상 더 자연스럽고, 소리의 급격한 변화가 덜 느껴지게 되는 특징이 나타났고, 최대값을 기반으로 하는 신호크기 검출에서는 응답특성이 RMS 값을 기반으로 하는 경우에 비해 빠름으로서 DRC의 신호이득조절이 신속하게 이루어짐을 확인하였다.
- 청취음원으로는 EBU[10]에서 다이내믹레인지 평가를 위해 추천된 방침번호 60, 62, 68과 BBP[8]의 4가지를 사용하였다. RMS와 하이브리드 DRC의 경우 앰프전원의 헤드 룸이 충분한 경우 청취상의 차이를 거의 느낄 수 없었으나, 전원 헤드 룸이 부족한 경우 RMS값 기반의 DRC는 클리핑이 발생하여 하이브리드 DRC가 클리핑을 억제함으로써 좋은 소리를 들려주었다. 그림 11은 최대값 기반 DRC를 기준으로 하이브리드 DRC의 MOS 청취 결과를 평균값과 95%의 신뢰구간으로 나타낸 것인데, 전반적으로 모의실험에서 예상되었던 결과가 실시간 음악 청취실험에서도 동일한 경향을 확인할 수 있었다.
- MATLAB 모의실험을 통해 스텝형태의 입력을 인가한 경우, 신호의 최종레벨에 도달하는 응답은 최대값을 검출하는 DRC가 빠르고, RMS값을 검출하는 DRC가 느리게 나타나는 것을 알 수 있었고, 버스트 입력신호일 때 RMS값을 기반으로 하는 신호크기가 최대값을 기반으로 하는 경우보다 낮은 레벨로 검출되고 있음을 알 수 있었다. 또한 입력이 순간적으로 변하는 펄스형태 신호의 경우, RMS 값을 기반으로 하는 DRC에서는 신호이득이 많이 줄어들지 않음으로서 청감상 더 자연스럽고, 소리의 급격한 변화가 덜 느껴지게 되는 특징이 나타났고, 최대값을 기반으로 하는 신호크기 검출에서는 응답특성이 RMS 값을 기반으로 하는 경우에 비해 빠름으로서 DRC의 신호이득조절이 신속하게 이루어짐을 확인하였다. FPGA 보드를 이용하여 제안한 DRC 구조를 하드웨어적으로 구현하여 청취실험을 해본 결과 제안된 구조가 기존의 최대값 또는 RMS값으로 구성되는 기존 DRC 구조에 비교하여 우수한 청감을 유지하면서도 클리핑이 최대한 억제되도록 하는 결과를 얻어, 모의실험에서 예상되었던 결과와 동일한 특성을 확인할 수 있었다.
- 본 결과를 통해 입력이 순간적으로 변하는 펄스형태 신호를 인가한 경우, RMS 값을 기반으로 하는 DRC에서는 신호이득이 많이 줄어들지 않음을 알 수 있다. 따라서 이러한 소리에 대해 청감상 더 자연스럽고, 소리의 급격한 변화가 덜 느껴지게 되는 특징을 예상할 수 있다.
- 설계한 하이브리드 DRC 동작을 MATLAB 모의실험을 통해 확인하고, 이를 FPGA로 구현하여, 제안한 구조가 기존의 DRC 구조와 비교하여 청감상으로 개선이 됨을 확인하였다. 2장에서는 기존 멀티밴드 DRC 구조와 문제점을 설명하고, 3장에서는 청감 개선을 위해 본 논문에서 제안한 하이브리드 DRC 구조를 설명하였다.
- 즉, 포락선의 크기가 일정주기를 가지고 변하는 경향이 커서 그림 8의 버스트 형태와 유사한 파형이 생김을 알 수 있다. 실험 결과, 그림 9와 같이 본 논문에 제안한 구조에서의 이득감소가 더 작게 나타남을 알 수 있었는데, 표 3에 비교한 결과와 같이 DRC의 임계치를 -6dB로 한 실험에서 최대로 줄어드는 이득감소의 경우 약 4dB의 차이를 발생하였다.
- 앞 장에서 살펴본 것처럼 청취감의 이점을 살리기 위해 DRC에 적용하는 신호크기를 RMS를 기반으로 하도록 하였으며, 멀티밴드 DRC에서는 교차주파수 부근에서 기본적으로 그림 3에서 설명한 것과 같이 과도응답이 발생하므로, 이 응답에 의한 클리핑을 제어하기 위해서는 후단의 DRC를 추가하였는데, 후단의 DRC는 신호응답이 빠른 최대값 기반의 DRC를 사용하는 것이 효과적이다.
- 그림 11은 최대값 기반 DRC를 기준으로 하이브리드 DRC의 MOS 청취 결과를 평균값과 95%의 신뢰구간으로 나타낸 것인데, 전반적으로 모의실험에서 예상되었던 결과가 실시간 음악 청취실험에서도 동일한 경향을 확인할 수 있었다. 즉, 신호이득을 결정하는 방법이 청감상 제안된 하이브리드 DRC 구조가 더 우수하였다.
- 하드웨어 구현의 관점에서는 RMS를 구하기 위한 연산이 기본적인 MAC 연산 외에 추가적으로 요구되는 연산이 거의 없으므로, MAC 리소스를 공유해서 설계하는 경우 MAC 연산 기준으로 10 클럭 사이클 이하의 연산시간이 추가되었으며, 5[MHz]이상의 MAC연산이 가능한 DSP에서는 48[kHz]의 한 샘플시간 이하에서 연산할 수 있음을 확인하였다. 다만, 이와 같은 알고리즘을 일반 DSP에 구현하고자 하는 경우 코드메모리 크기의 증가가 발생하는데, 이는 프로세서의 구조에 따라 달라지게 된다.
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