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전기전자학회논문지 = Journal of IKEEE, v.21 no.4, 2017년, pp.416 - 419
윤준섭 (Dept. of Electronic & Electrical Engineering, Hongik University) , 김종선 (Dept. of Electronic & Electrical Engineering, Hongik University)
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In this paper, we propose a new digital delay-locked loop (DLL) for high-speed DDR3/DDR4 SDRAMs. The proposed digital DLL adopts a fine delay line using phase interpolation to eliminate the jitter increase problem due to the boundary switching problem. In addition, the proposed digital DLL utilizes ...
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| 핵심어 | 질문 | 논문에서 추출한 답변 |
|---|---|---|
| 디지털 DLL의 설계에서 이러한 CDL과 FDL의 mismatch의 발생은 어떤 문제를 일으킬 수 있는가? | 하지만, CDL을 구성하는 지연셀의 구조와 FDL을 구성하는 회로는 구조적으로 매우 다르기 때문에 공정, 동작전압 및 온도 (Process, Voltage, and Temperature: PVT) 변화 등의 요인으로 인해 tDC와 tDF값은 동작 코너에 따라 최대 30% 이상의 mismatch가 생길 수 있다. 디지털 DLL의 설계에서 이러한 CDL과 FDL의 mismatch는 boundary switching 문제를 야기하며, 디지털 DLL의 jitter 특성을 저하시키는 주요인이 된다 [1][2]. | |
| 디지털 지연고정루프란 무엇인가? | 디지털 지연고정루프 (delay-locked loop: DLL)는 DDR2/DDR3/DDR4 SDRAM 메모리에서 입력클럭신호의 phase skew를 보정하여 메모리 시스템의 성능을 향상시키기 위해 필수적으로 쓰이는 클럭킹 회로이다. 컴퓨팅 시스템이 필요로 하는 bandwidth가 계속적으로 증가하고 있기 때문에, 속도향상을 위한 디지털 DLL의 성능개선이 지속적으로 요구되고 있는 상황이다. | |
| CDL의 블록도는 어떻게 구성되는가? | 그림2는 제안하는 CDL의 블록도를 보여준다. CDL은 지연셀 블록(Delay Cell Block), 선택 블록(Selection Block), 인에이블 신호 발생기(Enable Signal Generator)로 구성된다. 지연셀 블록은 총 64개의 지연셀로 구성되며, 선택 블록은 두 개의 32:1 멀티플렉서 (MUX)로 구성된다. 인에이블 신호 발생기는 2진 코드 C0[4:0]과 C1[4:0] 신호를 입력으로 받아 EN[63:0] 신호를 선택적으로 발생시킨다. |
J. Lim, et al, "A delay locked loop with a feedback edge combiner of duty-cycle corrector with a 20%-80% input duty cycle for SDRAMs," IEEE Trans. Circuits Syst. II, 63, 2016, pp. 141-145. DOI: 10.1109/TCSII.2015.2468911
S. Han and Jongsun Kim, "A high-resolution wide-range dual-loop digital delay-locked loop using a hybrid search algorithm," IEEE Asian Solid State Circuits Conference (A-SSCC), 2012, pp. 293-296. DOI: 10.1109/IPEC.2012.6522683
J. Yoon, S. Heo, and Jongsun Kim, "A fast-locking harmonic-free digital DLL for DDR3 and DDR4 SDRAMs," IEICE Electronics Express, vol. 14, pp.1-10, 2017. DOI:10.1587/elex.13.20161020
Lei Wang, , et al., "An implementation of fast-locking and wide-range 11-bit reversible SAR DLL," IEEE Trans. Circuits Syst. II, vol. 57, pp. 421, 2010. DOI:10.1109/TCSII.2010.2048379
R. Yang and S. Liu, "A 40-550 MHz harmonic-free all-digital delay locked loop using a variable SAR algorithm," IEEE J. Solid-State Circuits, vol. 42, pp. 361, 2007. DOI:10.1109/JSSC.2006.889381
Ji-Hoon Lim, et al., "A Delay Locked Loop With a Feedback Edge Combiner of Duty-Cycle Corrector With a 20%-80% Input Duty Cycle for SDRAMs," IEEE Trans. Circuits Syst. II, 63, 2016, pp. 141. DOI:10.1109/TCSII.2015.2468911
Lei Wang, et al., "An implementation of fast-locking and wide-range 11-bit reversible SAR DLL," IEEE Trans. Circuits Syst. II, 57, 2010, pp. 421. DOI:10.1109/TCSII.2010.2048379
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