[논문]C-DAC Array내 선형성을 향상시킨 10비트 CMOS SAR ADC 설계

김정흠; 이상헌; 윤광섭

doi:10.5573/ieie.2017.54.2.047

초록
AI-Helper

본 논문에서는 생체 신호 처리를 위한 중간 속도를 갖는 A/D 변환기 설계를 위하여 1.8V 전원의 CMOS SAR(Successive Approximation Register) A/D 변환기를 설계하였다. 본 논문에서 C-DAC Array의 MSB단을 4분할하여 선형성을 향상시킨 10비트 SAR A/D 변환기 설계를 제안한다. 아날로그 입력이 인가되는 MSB 단의 전하가 충전되는 시간을 확보하여 선형성을 높였다. MSB단이 아날로그 입력을 샘플링하는 블록이기 때문에 초기 값을 보다 정교하게 받아들이는 원리를 통해 선형성을 확보하였다. C-DAC에서 Split 커패시터를 사용하여 면적을 최소화하고, 전력을 감소시켰다. 제안된 SAR A/D 변환기는 0.18um CMOS 공정을 이용하여 설계하였고, 공급 전압 1.8V에서 4MS/s의 변환속도를 가지며, 7.5비트의 ENOB(Effective Number of Bit)이 측정되었다. $850{\times}650um^2$의 면적, 총 전력소모는 123.105uW이고, 170.016fJ/step의 FOM(Figure of Merit)을 확인할 수 있다.

Abstract ▼ AI-Helper

In this paper, CMOS SAR A/D converter 1.8V supply for the design of an A/D converter having an middle speed for the biological signal processing was designed. This paper proposes design of a 10-bit SAR Analog to Digital Converter improving linearity driven by MSB node of C-DAC array divided into 4 e...

In this paper, CMOS SAR A/D converter 1.8V supply for the design of an A/D converter having an middle speed for the biological signal processing was designed. This paper proposes design of a 10-bit SAR Analog to Digital Converter improving linearity driven by MSB node of C-DAC array divided into 4 equal parts. It enhances linearity property, by retaining the analog input signal charging time at MSB node. Because MSB node samples analog input, it enhances resolution through getting initial input signal precisely. By using split capacitor on C-DAC array, it reduced chip size and power dissipation. The Proposed SAR A/D Converter is fabricated in 0.18um CMOS and measured 7.5 bits of ENOB at sampling frequency 4MS/s and power supply of 1.8V. It occupies a core area of $850{\times}650um^2$ and consumes 123.105uW. Therefore it results in 170.016fJ/step of FOM(Figure of Merit).

주제어

AI 본문요약
AI-Helper

* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.

문제 정의

본 논문에서는 생체 신호의 AD 변환을 위한 C-DAC Array내 선형성을 향상시킨 10비트 SAR ADC를 설계 하였다. 제안된 SAR ADC는 MSB단을 4분할하여 누설 전류량을 줄이고 샘플링 스위치의 선형성을 증가시켰다.

제안 방법

제안된 SAR ADC는 MSB단을 4분할하여 누설 전류량을 줄이고 샘플링 스위치의 선형성을 증가시켰다. MSB단이 아날로그 입력을 샘플링하는 블록이고 가장 큰 캐패시터값을 가지기 때문에 초기 값을 보다 정교하게 받아들이는 원리를 통해 선형성을 확보하였다. 측정결과는 최대 SNDR은 46.
따라서 이 때 아날로그값을 제대로 입력받지 못하면 제대로 된 값을 복원하기 어렵게 된다. 기존의 최상위 비트에서 사용한 같은 크기의 스위치를 3개 더 사용하여 최상위 비트를 구성하였다. 스위치를 3개 더 사용하여 최상위 비트에서 충전되는 속도를 보다 빠르게 하여 클럭 속도가 일정 이상 빨라졌을 때 발생할 수 있는 아날로그 입력 신호의 오차를 감소시킬 수 있다.
생체신호 처리의 정확성을 위해 샘플링 입력 값을 오차 없이 변환해야 하므로 C-DAC의 정확도를 높이는 방법이 사용되거나 ^[1～2] 새로운 형태의 스위치를 도입하여 정확성을 증가시키는 방식을 이용하고 있다^[3～4] . 제안하는 회로에서는 C-DAC Array에서 MSB단을 4분할하여 누설전류량을 줄이고 샘플링 스위치의 선형성을 증가시켰고 Split Capacitor 를 사용하여 면적을 줄이고 전력효율을 향상시켰다 ^[5].
표 1은 MSB 커패시터의 3가지 분할방식에 따른 변환기의 이득 오차와, 오프셋 오차를 보여준다. 한 개의 16C, 두 개의 8C, 그리고 4개의 4C로 분할한 방식을 검증하였다. MSB커패시터를 4분할 방식을 적용하여 오프셋 오차가 감소하였다.

대상 데이터

제안된 SAR ADC는 1 Poly 6 Metal의 0.18um CMOS 공정을 사용하여 설계하였다. 그림 5.

성능/효과

C-DAC Array의 크기를 Split Capacitor를 사용함으로써 2 N + 1 의 개수 (더미 커패시터 개수 제외)에서 #의 개수만큼 커패시터의 양을 줄여서 면적을 현저하게 줄일 수 있었다.
실제로 제안된 회로를 사용한 SAR ADC의 모의실험시 651042Hz 의 아날로그 정현파를 입력주파수, 800 KS/s 의 샘플링 주파수에서 ENOB은 9.27 bits 의 모의실험 결과를 나타내었고, SFDR은 65.46dB, SNDR은 57.59dB이다.
본 논문에서는 생체 신호의 AD 변환을 위한 C-DAC Array내 선형성을 향상시킨 10비트 SAR ADC를 설계 하였다. 제안된 SAR ADC는 MSB단을 4분할하여 누설 전류량을 줄이고 샘플링 스위치의 선형성을 증가시켰다. MSB단이 아날로그 입력을 샘플링하는 블록이고 가장 큰 캐패시터값을 가지기 때문에 초기 값을 보다 정교하게 받아들이는 원리를 통해 선형성을 확보하였다.
MSB단이 아날로그 입력을 샘플링하는 블록이고 가장 큰 캐패시터값을 가지기 때문에 초기 값을 보다 정교하게 받아들이는 원리를 통해 선형성을 확보하였다. 측정결과는 최대 SNDR은 46.877dB 로 7.5 bits 의 유효 비트 수를 나타내었고 소모전류량은 132.105μW로 측정되었다. FOM (Figure of Merit)은 170.

질의응답

핵심어	질문	논문에서 추출한 답변
	체내 삽입용 생체신호처리 시스템은 어떤 환경에서 동작 되는가?	현대 사회가 점차 복지와 편의성이 강조됨에 따라, 저 전력 집적회로 기술에 대한 연구가 활발하게 이루어지고 있다. 체내 삽입용 생체신호처리 시스템의 경우, 저전력, 적당한 해상도(8-12비트)와 중간 속도의 샘플링 주기에서 동작하는 것이 일반적이다.
	SAR(Successive Approximation Register) A/D변환 기의 특징은?	SAR(Successive Approximation Register) A/D변환 기는 정적전력을 소모하지 않아서 저전력의 중간 해상도, 동작 속도 설계에 적합하다. 생체신호 처리의 정확성을 위해 샘플링 입력 값을 오차 없이 변환해야 하므로 C-DAC의 정확도를 높이는 방법이 사용되거나 [1～2] 새로운 형태의 스위치를 도입하여 정확성을 증가시키는 방식을 이용하고 있다 [3～4] .
	MSB단의 초기에 읽는 데이터가 정확하지 않을 때, 정확한 데이터를 얻기 위해 사용하는 방법은?	이러한 정확도를 개선하기 위해서 사용한 기법은 MSB 단을 같은 크기의 커패시터 양으로 4분할하는 것이다. 그림 2은 아이디어를 적용하지 않은 일반적인 C-DAC array 회로의 모습이고, 그림 3은 제안된 MSB 단이 적용된 C-DAC array의 블록다이어그램이다.

참고문헌 (11)

Tsung-Che Lu, Lan-Da Van, Chi-Sheng Lin, Chun-Ming Huang, "A 0.5V 1KS/s 2.5nW 8.52-ENOB 6.8fJ/Conversion-Step SAR ADC for Biomedical Applications," 2011 IEEE CICC, pp. 1-4, San Jose, CA, Sept 2011.
Sang-Hyun Cho, Chang-Kyo Lee, Jong-Kee Kwon, Seung-Tak Ryu, "A 550-uW 10-b 40-MS/s SAR ADC With Multistep Addition-Only Digital Error Correction," IEEE JSSC, Vol. 46, no. 8, pp. 1881-1892, Aug 2011.
Chun-Cheng Liu, Soon-Jyh Chang, Guan-Ying Huang, Yin-Zu Lin, "A 0.92mW 10-bit 50-MS/s SAR ADC in $0.13{\mu}m$ CMOS Process," 2009 Symposium on VLSI Circuits, pp. 236-237, Kyoto, Japan, Jun 2009.
Yung-Hui Chung, Meng-Hsuan Wu, and Hung-Sung Li "A 12-bit 8.47-fJ/Conversion-Step Capacitor-Swapping SAR ADC in 110-nm CMOS," IEEE Transactions on and systems, Vol. 62, NO.1, Jan 2015.
Yan Zhu, Chi-Hang Chan, U-Fat Chio, Sai-Weng Sin, Seng-Pan U, Rui Paulo Martins and Franco Maloberti, "Split-SAR ADCs: Improved Linearity With Power and Speed Optimization," IEEE Transactions on VLSI Systems, Vol. 22, NO. 2, Feb 2014.
Howard Tang, Zhuo Chao Sun, Kin Wai Roy Chew, Liter Siek "A 1.33 uW 8.02-ENOB 100 kS/s Successive Approximation ADC With Supply Reduction Technique for Implantable Retinal Prosthesis," IEEE J. Solid-State Circuits, Vol. 50, NO.4, April 2015.
Jin-Yi Lin, Chih-Cheng Hsieh, "A 0.3 V 10-bit 1.17f SAR ADC With Merge and Split Switching in 90nm CMOS," IEEE Transactions on and systems, Vol. 62, NO.1, Jan 2015.
Guan-Ying Huang, Soon-Jyh Chang, Chun-Cheng Liu, Ying-Zu Lin "A $1-{\mu}m$ 10-bit 200-kS/s SAR ADC With a Bypass Window for Biomedical Applications," IEEE J. Solid-State Circuits, Vol. 47, pp. 2783-2795, Nov 2012.

상세보기
Y Chen, X. Zhu, T. Hirotaka. "Split capacitor DAC mismatch calibration in successive approximation ADC," J. IEEE CICC, pp. 279-282, San jose, CA, Sept 2009.
Binhee Kim, Long Yan, Jerald Yoo, Hoi-Jun Yoo, "A 40fJ/c-s 1 V 10 bit SAR ADC with Dual Sampling Capacitive DAC Topology," JSTS, pp. 23-32, Vol. 11, No. 1, Mar 2011.

원문보기 상세보기
Shin-Il Lim, Jin Woo Kim, Kwang-Sub Yoon, Sangmin Lee, "A 12-b Asynchronous SAR Type ADC for Bio Signal Detection," JSTS, pp. 108-113, Vol. 13, No. 2, Apr 2013.

원문보기 상세보기

이 논문을 인용한 문헌

저자의 다른 논문 :

LOADING...

내보내기 구분	파일저장 인쇄 메일전송
구성항목	기본정보 상세정보 관리번호, 논문명, 저널/프로시딩명, 저자 , 발행년, 권, 호, 시작페이지, 끝페이지, 발행기관 관리번호, 논문명, 대등논문명, 저자 , 저널/프로시딩명, 발행기관, 발행년, 발행언어, 권, 호, 시작페이지, 끝페이지, ISBN, ISSN, 주제분야, 키워드, 초록(한글), 초록(영문), 저자(소속기관)
저장형식	Text(ASCII format) Excel format RefWorks Direct Export RIS format (for Reference Manager, ProCite, EndNote), Scholar's Aids, Mendeley
메일정보	받는사람 (필수) @ 보내는사람 (선택) @ 제목 내용 KISTI 검색결과 이메일 서비스
안내	총 건의 자료가 검색되었습니다. 다운받으실 자료의 인덱스를 입력하세요. (1-10,000) 검색결과의 순서대로 최대 10,000건 까지 다운로드가 가능합니다. 데이타가 많을 경우 속도가 느려질 수 있습니다.(최대 2~3분 소요) 다운로드 파일은 UTF-8 형태로 저장됩니다. 파일의 내용이 제대로 보이지 않을실 때는 웹브라우저 상단의 보기 -> 인코딩 -> 자동선택 여부를 확인하십시오. ~ Text(ASCII format) Excel format

연합인증

C-DAC Array내 선형성을 향상시킨 10비트 CMOS SAR ADC 설계
Design of a 10-bit SAR ADC with Enhancement of Linearity On C-DAC Array 원문보기

초록
AI-Helper

Abstract ▼ AI-Helper

주제어

AI 본문요약
AI-Helper

문제 정의

제안 방법

대상 데이터

성능/효과

질의응답

참고문헌 (11)

이 논문을 인용한 문헌

저자의 다른 논문 :

연구과제 타임라인

관련 콘텐츠

원문 보기

원문 URL 링크

이 논문과 함께 이용한 콘텐츠

AI-Helper ※ AI-Helper는 오픈소스 모델을 사용합니다.

선택된 텍스트

연합인증

C-DAC Array내 선형성을 향상시킨 10비트 CMOS SAR ADC 설계 Design of a 10-bit SAR ADC with Enhancement of Linearity On C-DAC Array 원문보기

초록 용어보기논문에서 용어와 풀이말을 자동 추출한 결과로, 시범 서비스 중입니다. AI-Helper

Abstract ▼ AI-Helper

주제어

AI 본문요약 엑셀 다운로드 AI-Helper

문제 정의

제안 방법

대상 데이터

성능/효과

질의응답

참고문헌 (11)

이 논문을 인용한 문헌

저자의 다른 논문 :

윤광섭 (48)

연구과제 타임라인

전체(0) 논문(0) 특허(0) 보고서(0)

전체(0) 논문(0) 특허(0) 보고서(0)

관련 콘텐츠

원문 보기

원문 URL 링크

이 논문과 함께 이용한 콘텐츠

AI-Helper ※ AI-Helper는 오픈소스 모델을 사용합니다.

선택된 텍스트

C-DAC Array내 선형성을 향상시킨 10비트 CMOS SAR ADC 설계
Design of a 10-bit SAR ADC with Enhancement of Linearity On C-DAC Array 원문보기

초록
AI-Helper

AI 본문요약
AI-Helper