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저항-커패시턴스 시정수 회로를 이용하여 지터 특성을 개선한 위상고정루프
A Jitter Characteristic Improved PLL with RC Time Constant Circuit 원문보기

Journal of the Institute of Electronics and Information Engineers = 전자공학회논문지, v.54 no.2 = no.471, 2017년, pp.133 - 138  

안성진 (부경대학교 전자공학과) ,  최영식 (부경대학교 전자공학과)

초록
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본 논문은 RC 시정수 회로를 이용하여 지터 특성을 개선한 위상고정루프의 구조를 제안하였다. RC 시정수 회로에서는 루프 필터 전압이 작은 시정수와 큰 시정수 값을 가지는 회로를 통과하여 비교기로 전달된다. 작은 시정수 값을 가지는 회로를 지나는 신호는 거의 루프 필터 출력 전압과 같은 값을 가진다. 큰 시정수 값을 가지는 회로를 지나는 신호는 루프 필터 출력전압의 평균값을 가지며, 비교기회로에서 기준 신호 역할을 한다. 비교기의 출력 신호는 루프 필터에 전류를 공급하는 보조 전하펌프를 제어한다. 루프 필터 출력 전압이 상승하면 보조 전하펌프는 루프 필터에서 전류를 방전시켜 루프 필터 출력 전압이 하강하게 하고, 또는 루프 필터 출력 전압이 하강하면 보조 전하펌프는 루프 필터에서 전류를 충전시켜 루프 필터 출력 전압이 상승하게 한다. 이런 부궤환 루프는 필터 출력 전압 변동 폭을 줄여서 지터 크기를 감소시켜준다.

Abstract ▼ AI-Helper 아이콘AI-Helper

This paper presents a jitter characteristic improved phase locked loop (PLL) with an RC time constant circuit. In the RC time constant circuit, LPF's voltage is inputted to a comparator through small and large RC time constant circuits. The signal through a small RC time constant circuit has almost ...

주제어

#Jitter   #PLL   #time constant comparator   #sub-charge pump   #voltage fluctuation  

AI 본문요약
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문제 정의

  • 본 논문에서는 RC 시정수회로와 보조 전하펌프를 이용해 루프필터의 전압 변동을 최소화하였다. 안정화된 전압제어발진기의 입력 전압은 안정한 출력 주파수로 이어진다.
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질의응답

핵심어 질문 논문에서 추출한 답변
부궤환 루프의 역할은? 루프 필터 출력 전압이 상승하면 보조 전하펌프는 루프 필터에서 전류를 방전시켜 루프 필터 출력 전압이 하강하게 하고, 또는 루프 필터 출력 전압이 하강하면 보조 전하펌프는 루프 필터에서 전류를 충전시켜 루프 필터 출력 전압이 상승하게 한다. 이런 부궤환 루프는 필터 출력 전압 변동 폭을 줄여서 지터 크기를 감소시켜준다.
전압제어발진기(VCO)의 불안정성의 원인은 무엇인가? 위상고정루프에서 위상 잡음과 지터가 발생하는 주요 원인은 전압제어발진기(VCO)의 불안정성 때문이다. 전압제어발진기는 입력 전압, 외부 온도, 공급 전원, 공정 변화 등의 외부적인 변수에 가장 영향을 많이 받는 회로 중 하나이다. 전압제어발진기는 루프 필터 출력 전압에 따라 일정한 주파수를 출력하기 때문에 루프필터의 불안정한 전압 변동은 전압제어발진기가 불규칙적인 주파수를 출력하게 한다. 따라서 위상이 고정된 상태에서의 루프필터의 전압 변동은 끊임없는 위상 잡음과 지터를 발생시킨다[2].
위상고정루프에서 위상 잡음과 지터가 발생하는 주요 원인은? 최근 들어 데이터 전송률이 증가함에 따라 위상고정루프를 설계하는 데 있어 위상 잡음과 지터는 필수적인 고려사항이 되었다[1]. 위상고정루프에서 위상 잡음과 지터가 발생하는 주요 원인은 전압제어발진기(VCO)의 불안정성 때문이다. 전압제어발진기는 입력 전압, 외부 온도, 공급 전원, 공정 변화 등의 외부적인 변수에 가장 영향을 많이 받는 회로 중 하나이다.
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참고문헌 (9)

  1. A. Arakali, N. Talebbeydokthi, S. Gondi and P. K. Hanumolu, "Supply-noise mitigation techniques in phase-locked loops," Solid-State Circuits Conference, pp. 374-377, 2008. 

  2. H. Arora, N. Klemmer, J. C. Morizio and P. D. Wolf, "Enhanced phase noise modeling of fractional-N frequency synthesizers," in IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 52, no. 2, pp. 379-395, Feb. 2005. 

    상세보기 crossref

  3. H.W. Choi, Y.S. Choi, "A Reference Spur Suppressed PLL with Two-Symmetrical Loops", IEEK, vol. 51, no. 5, pp. 99-105, May. 2014. 

  4. S.K. Lee, Y.S. Choi, "Phase Lock Loop with Analog Band-Selection Loop," IEEK, vol.49, no. 8, pp. 73-81, Aug. 2012. 

  5. Tsung-Hsien Lin and W. J. Kaiser, "A 900-MHz 2.5-mA CMOS frequency synthesizer with an automatic SC tuning loop," in IEEE Journal of Solid-State Circuits, vol. 36, no. 3, pp. 424-431, Mar 2001. 

    상세보기 crossref

  6. Hung-Ming Chien et al., "A 4GHz Fractional-N synthesizer for IEEE 802.11a," IEEE, VLSI Circuits, 2004. Digest of Technical Papers. pp. 46-49, June. 2004. 

  7. Sheng Ye, L. Jansson and I. Galton, "A multiplecrystal interface PLL with VCO realignment to reduce phase noise," in IEEE Journal of Solid-State Circuits, vol. 37, no. 12, pp. 1795-1803, Dec 2002. 

    상세보기 crossref

  8. G. Jeon, K. K. Kim and Y. B. Kim, "A low jitter PLL design using active loop filter and low-dropout regulator for supply regulation," IEEE, pp. 223-224, Nov. 2015. 

  9. G. Blasco, E. Isern, E. Martin, "Design of a stable pulse generator system based on a Ring-VCO Phase-Locked Loop using 180nm CMOS technology," IEEE Design of Circuits and Integrated Systems (DCIS), 25-27 Nov. 2015 

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