[논문]반도체 Package 공정에서 MCP(Multi-chip Package)의 Layer Sequence 제약을 고려한 스케쥴링 방법론

정영현; 조강훈; 정유인; 박상철

doi:10.9709/jkss.2017.26.1.069

반도체 Package 공정에서 MCP(Multi-chip Package)의 Layer Sequence 제약을 고려한 스케쥴링 방법론
Scheduling Methodology for MCP(Multi-chip Package) with Layer Sequence Constraint in Semiconductor Package 원문보기

한국시뮬레이션학회논문지 = Journal of the Korea Society for Simulation, v.26 no.1, 2017년, pp.69 - 75

정영현 (아주대학교 산업공학과) , 조강훈 (아주대학교 산업공학과) , 정유인 (한국과학기술원 산업공학과) , 박상철

초록
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MCP(Multi-chip Package)는 두 개 이상의 Chip을 적층하여 하나의 패키지로 합친 제품이다. MCP를 만들기 위해서는 두 개 이상의 Chip이 동일한 Substrate에 적층되기 때문에 다수의 조립 공정이 필요하다. Package 공정에서는 Lot들이 동일한 특성을 가지는 Chip으로 구성되고 MCP를 구성하는 Chip의 특성은 Layer sequence에 의해 결정된다. MCP 생산 공정에서 WIP Balance 뿐만 아니라 Throughput을 달성하기 위해서는 Chip의 Layer sequence가 중요하다. 본 논문에서는 Chip들의 Layer sequence의 제약 조건을 고려한 스케쥴링 방법론을 제안한다.

Abstract ▼ AI-Helper

An MCP(Multi-chip Package) is a package consisting of several chips. Since several chips are stacked on the same substrate, multiple assembly steps are required to make an MCP. The characteristics of the chips in the MCP are dependent on the layer sequence. In the MCP manufacturing process, it is very essential to carefully consider the layer sequence in scheduling to achieve the intended throughput as well as the WIP balance. In this paper, we propose a scheduling methodology considering the layer sequence constraint.

주제어

AI 본문요약
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문제 정의

본 논문의 목적은 반도체 Package 공정의 MCP 생산 시 WIP의 수량을 감소시키고 Throughput 증가를 위한 방법을 제안하는 것이다. 시뮬레이션 결과에서 확인 할 수 있는 것처럼 제안 된 방법을 이용하여 B/G 공정에서 Lot을 선택할 경우 D/A Queue의 WIP 수량이 감소하게 되며 Package 공정의 Throughput이 증가하게 된다.

제안 방법

두 번째로 D/A 공정 Queue 내 Lot이 B/G 공정 Queue의 Lot과 조합을 이루는지 파악한다. 만약 존재하지 않는다면 B/G 공정 Queue에서 Layer sequence가 1인 Lot을 선택하여 작업을 진행한다.
마지막으로 D/A 공정 Queue 내 Lot의 Layer sequence가 2인지 파악한다. Layer sequence가 3이 되는 Lot은 W/B 공정 이후로 완성된 MCP 제품으로 빠져 나가기 때문에 D/A 공정 Queue로 돌아오지 않는다.
하지만 기존에는 B/G 공정에서 Layer sequence를 고려하지 않은 채 Lot을 선택하며 그로 인하여 다음 공정을 진행하기 위한 Lot이 D/A에 존재하지 않아 Queue에 WIP으로 쌓이게 된다. 이러한 문제점을 해결하기 위하여 Stack BOM을 이용하여 B/G 공정 앞의 Queue에서 MCP를 구성하는 Lot들을 조합한다. Stack BOM은 MCP를 구성하기 위한 Lot별 Sequence 정보를 가지고 있는 테이블이다.

이론/모형

본 논문의 실험을 하기 위하여 Rockwell Automation사의 ARENA 14 Student버전으로 모델링 하였다(Kelton, 2007). ARENA 14 Student 버전을 이용하여 생성할 수 있는 Lot의 최대 개수가 150개이다.

성능/효과

시뮬레이션 결과에서 확인 할 수 있는 것처럼 제안 된 방법을 이용하여 B/G 공정에서 Lot을 선택할 경우 D/A Queue의 WIP 수량이 감소하게 되며 Package 공정의 Throughput이 증가하게 된다. 본 논문에서는 MCP 생산 시 Layer sequence를 고려하는 것은 WIP감소와 Throughput증가에 영향을 준다는 것을 보여주고 있다. 향후 연구에는 Lot의 Due date를 고려하여 On-time delivery를 만족시키는 결과를 도출 할 수 있을 것이라 예상한다.
본 논문의 목적은 반도체 Package 공정의 MCP 생산 시 WIP의 수량을 감소시키고 Throughput 증가를 위한 방법을 제안하는 것이다. 시뮬레이션 결과에서 확인 할 수 있는 것처럼 제안 된 방법을 이용하여 B/G 공정에서 Lot을 선택할 경우 D/A Queue의 WIP 수량이 감소하게 되며 Package 공정의 Throughput이 증가하게 된다. 본 논문에서는 MCP 생산 시 Layer sequence를 고려하는 것은 WIP감소와 Throughput증가에 영향을 준다는 것을 보여주고 있다.

후속연구

본 논문에서는 MCP 생산 시 Layer sequence를 고려하는 것은 WIP감소와 Throughput증가에 영향을 준다는 것을 보여주고 있다. 향후 연구에는 Lot의 Due date를 고려하여 On-time delivery를 만족시키는 결과를 도출 할 수 있을 것이라 예상한다.

질의응답

핵심어	질문	논문에서 추출한 답변
	무어의 법칙이 한계에 부딪힌 이유는?	무어의 법칙(Moore's law)에 따라 반도체 집적회로의 성능이 18개월마다 2배씩 향상 되어왔다. 하지만 집적도가 높아질수록 회로의 발열문제가 발생하고 더 이상 집적도를 높이더라도 수익성이 크지 않아 무어의 법칙이 한계에 부딪히게 되었다. 이로 인해 반도체 칩을 생산하는 전공정에 비해 주목 받지 못했던 후공정에서 한계를 극복할 방법에 대한 연구가 많이 이루어지고 있다.
	반도체 집적회로의 공간적 한계를 극복하기 위한 MCP는 무엇에 따라 서로 다른 Chip의 특성을 가지는가?	MCP는 두 개 이상의 Chip을 적층하여 하나의 패키지로 구성하는 메모리 제품이다. MCP는 적층되는 위치에 따라 서로 다른 Chip의 특성을 가지게 된다.
	MCP란?	이러한 공간적 한계를 극복하기 위한 방법 중 하나가 MCP(Multi-Chip Package)이다. MCP는 두 개 이상의 Chip을 적층하여 하나의 패키지로 구성하는 메모리 제품이다. MCP는 적층되는 위치에 따라 서로 다른 Chip의 특성을 가지게 된다.

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