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문제 정의
- 이상의 NCL 게이트들은 서로 장단점을 가지고 있으며, 공통 적으로 면적, 전력소모 및 누설전류 등의 단점을 가지고 있다. 이런 문제를 해결하기 위해 본 논문에서는 새로운 구조의 NCL 게이트를 제안하고자 한다.
제안 방법
- 따라서 본 논문에서는 기존의 static NCL 및 MTNCL (MultiThreshold NCL)[6] 과는 다르게 회로의 성능, 전력을 모두 고려한 새로운 NCL 게이트를 제안하고, 제안된 NCL 게이트 라이브러리를 기반으로 저전력 곱셈기를 PTM 45 nm 공정을 사용하여 공급전압이 0.5V인 환경에서 설계하고 구현 하였다. 구현된 곱셈기의 결과는 기존의 static NCL 방식과 MTNCL 방식의 곱셈기를 지연, 전력, 에너지에 관해서 비교 하였다.
- 제안된 저 전력 NCL 회로들은 PTM 45nm 공정으로 Cadence 와 Hspice 툴을 사용하여 설계 및 구현되었다. 구현된 비동기 방식의 곱셈기의 지연, 동적 전력, 누설 전력, 에너지, 사이즈에 의해서 Static NCL과 MTNCL과 비교하였다.
- 제안된 저 전력 NCL 회로들은 PTM 45nm 공정으로 Cadence 와 Hspice 툴을 사용하여 설계 및 구현되었다. 구현된 비동기 방식의 곱셈기의 지연, 동적 전력, 누설 전력, 에너지, 사이즈에 의해서 Static NCL과 MTNCL과 비교하였다. Table 2는 공급전압이 1.
- 본 논문에서는 기존의 static NCL 및 MTNCL (Multi-Threshold NCL) 과는 다르게 회로의 성능, 전력 및 사이즈를 모두 고려한 새로운 NCL 게이트를 제안하고, 제안된 NCL 게이트 라이브러리를 기반으로 저 전력 곱셈기를 PTM 45 nm 공정을 사용하여 공급전압이 0.5V인 환경에서 설계하고 구현하였다. 구현된 곱셈기는 MTNCL 방식의 곱셈기보다 지연, 소모 전력, 에너지, 누설 전류에서 향상된 결과를 보여준다.
대상 데이터
- Fig. 4는 본 논문에서 제안한 TH23 게이트 구조이다. 보이는 구조와 같이 set 네트워크는 static NCL 과 MTNCL과 동일하며 hold 네트워크는 단 2개의 낮은 문턱전압을 가진 트랜지스터 구조이다.
- 마지막으로 곱셈기의 사이즈는 각각 제안된 NCL 방식의 곱셈기가 677 um, MTNCL 방식의 곱셈기는 933 um, static NCL 방식의 곱셈기는 2025 um이다. 트랜지스터의 개수는 각각 제안된 NCL 방식의 곱셈기가 3376개, MTNCL 방식의 곱셈기는 3568개, static NCL 방식의 곱셈기는 5322개이다. 제안된 NCL 방식의 곱셈기는 MTNCL 방식과 기존의 static NCL방식보다 30%, 3배이상의 감소를 보여주며 트랜지스터의 개수도 상대적으로 감소하였다.
데이터처리
- 5V인 환경에서 설계하고 구현 하였다. 구현된 곱셈기의 결과는 기존의 static NCL 방식과 MTNCL 방식의 곱셈기를 지연, 전력, 에너지에 관해서 비교 하였다.
이론/모형
- NCL 회로의신호(signal)는 이중회선인코딩(dual rail encoding) 방법을 이용한 Dual- rail-logic을 사용한다. Dual-rail-logic 신호 D는 two wire (D0, D1)로 구성되어있다.
- Sleep 모드일 때 누설전류를 줄이고 active 일 때 스피드를 향상시키기 위한 방법으로 다중 문턱전압을 사용했다.
- 따라서 타이밍 분석이 요구되지 않고, 최악의 경우의 성능이 아니라 평균적인 경우의 성능을 가져온다. 뿐만 아니라, NCL 회로는 DATA(즉, data representation)와 NULL (즉, control representation) 사이에서 단조로운 천이들을 고수하며, 지연 둔감(delay-insensitivity)를 얻기 위해 dualrail과 quad-rail 시그널링 방법을 사용한다. 이것은 다른 비동기 방식에 비해 상당한 이익을 가져다 준다.
성능/효과
- 이것은 다른 비동기 방식에 비해 상당한 이익을 가져다 준다. 즉, 첫째, 시스템 이 그것의 데이터와 자신만의 제어 경로를 동시에 진행함에 따라, NCL 설계의 복잡성이 상당히 줄어든다. 둘째, NCL 회로들은 가능한 최대로 최적화된 주파수에서 동작하는 능력을 가지고 있는데, 이것은 데이터와 제어 신호 전파의 지연에 영향을 받는다.
- 즉, 첫째, 시스템 이 그것의 데이터와 자신만의 제어 경로를 동시에 진행함에 따라, NCL 설계의 복잡성이 상당히 줄어든다. 둘째, NCL 회로들은 가능한 최대로 최적화된 주파수에서 동작하는 능력을 가지고 있는데, 이것은 데이터와 제어 신호 전파의 지연에 영향을 받는다. 보다 작은 지연은 출력이 더 빨리 생성되도록 한다.
- 보다 작은 지연은 출력이 더 빨리 생성되도록 한다. 셋째, NCL 회로들은 특정한 장애 허용(fault-tolerance)을 가진다. 이러한 NCL 이점에도 불구하고, 기존의 NCL 게이트는 최적화가 되지 않았기 때문에 회로 성능, 동적 전력, 누설 전력 등에 대한 완전한 해결책을 제시하지 못하고 있다[3-5].
- 2) Sleep 상태: Sleep 상태일 때 NMOS NM7는 노드 Z_bar를 강제로 zero로 풀다운 시킴으로써 노드 Z_bar와 Z를 똑 같은 출 력 0으로 만든다. 이는 Sleep 모드일 때 누설전류를 줄이기 위 한 방법이며 저전압에서 상대적으로 증가되는 누설전류를 줄일 수 있다.
- 현재 데이터가 2개단을 지난 블록에 도착하면 현재 블록은 Completion 블록에서 오는 Sleep 명령을 받게 되며 휴먼상태로 된다. 전체 시스템은 DATA-Sleep의 흐름으로 진행하게 되며 데이터를 안전하게 전달하기 위한 2개단의 흐름은 다소 지연이 늘어날 수 있지만 파워 스위치에 의한 휴면 상태가 매번 반복되므로 전체 전력을 크게 줄일 수 있다.
- 5 V일 때의 실험결과이다. 데이터 주기가 빠른 즉 각 스테이지 마다 데이터가 있는케이스에서 static NCL 곱셈기의지연은 MTNCL, 제안된 곱셈기보다 1-3배 빠르지만 동적 전력, 누설전력, 에너지 등면에서 모두 증가를 보여주었다. 제안된 곱셈기는 MTNCL 보다 동적 전력에서는 50%가량 감소하였으며 에너지는 30% 가 량 감소하였고 누설전력은 2.
- 데이터 주기가 빠른 즉 각 스테이지 마다 데이터가 있는케이스에서 static NCL 곱셈기의지연은 MTNCL, 제안된 곱셈기보다 1-3배 빠르지만 동적 전력, 누설전력, 에너지 등면에서 모두 증가를 보여주었다. 제안된 곱셈기는 MTNCL 보다 동적 전력에서는 50%가량 감소하였으며 에너지는 30% 가 량 감소하였고 누설전력은 2.5배가량 감소하였다. 데이터 주기가 느린 즉 첫 번째 출력이 지나간 후에 두 번째 입력 데이터가 들어가는 케이스에서 제안된 곱셈기의 지연은 기존의 static NCL과 MTNCL과 같으며 동적 전력과 에너지는 약 30% 감소 되었고 누설 전류는 약 3배 감소하였다.
- 5배가량 감소하였다. 데이터 주기가 느린 즉 첫 번째 출력이 지나간 후에 두 번째 입력 데이터가 들어가는 케이스에서 제안된 곱셈기의 지연은 기존의 static NCL과 MTNCL과 같으며 동적 전력과 에너지는 약 30% 감소 되었고 누설 전류는 약 3배 감소하였다.
- 트랜지스터의 개수는 각각 제안된 NCL 방식의 곱셈기가 3376개, MTNCL 방식의 곱셈기는 3568개, static NCL 방식의 곱셈기는 5322개이다. 제안된 NCL 방식의 곱셈기는 MTNCL 방식과 기존의 static NCL방식보다 30%, 3배이상의 감소를 보여주며 트랜지스터의 개수도 상대적으로 감소하였다.
- 5V인 환경에서 설계하고 구현하였다. 구현된 곱셈기는 MTNCL 방식의 곱셈기보다 지연, 소모 전력, 에너지, 누설 전류에서 향상된 결과를 보여준다. 따라서, 본 논문에서 제안한 저 전력 비동기식 설계 방식은 저 전력, 고 신뢰도를 요구 하는 IoT 시스템에서 요구되는 설계방식이 될 것이다.
후속연구
- 구현된 곱셈기는 MTNCL 방식의 곱셈기보다 지연, 소모 전력, 에너지, 누설 전류에서 향상된 결과를 보여준다. 따라서, 본 논문에서 제안한 저 전력 비동기식 설계 방식은 저 전력, 고 신뢰도를 요구 하는 IoT 시스템에서 요구되는 설계방식이 될 것이다.
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