FPGA 배치 툴 연구는 학계에서도 단순한 가상 아키텍처 모델 가정에서 벗어나 상용 툴처럼 캐리체인이나 광폭함수 멀티플렉서, 메모리/승산기 블록 등의 성능 및 밀도를 향상시키는 소자들을 포함하는 현실적인 모델을 적용하기 시작하였다. 이 때 발생하는 실제적 이슈들을 다룬 사전 패킹, 다층 밀도 분석 등의 기법이 초기 분석적 배치 (Analytic Placement)에 적용되어 밀도를 분산시키면서 배선 길이를 효과적으로 최소화한 연구가 앞서 발표된 바 있다. 더 나아가 궁극적으로는 타이밍을 최적화해야하기 때문에 많은 연구에서는 타이밍 제약 조건을 만족시키기 위한 기법들이 제시되고 있다. 그러나 초기 배치 후 진행되는 배치 적법화 및 배치 개선에서 주로 적용될 뿐 분석적 배치에서 이러한 타이밍 기법을 적용한 사례는 거의 없다. 본 논문에서는 사전 패킹 및 다층 밀도 분석 등의 기법이 구현된 기존 분석적 배치에 타이밍 제약 조건 위반을 검출하고 이를 최소화하는 기법을 결합하는 방안을 소개한다. 먼저 정적 타이밍 검증기를 집적하여 배선 길이가 최소화된 기존 배치 결과의 타이밍을 검사해 보았으며 위반을 감소시키기 위해 신호 도착 시간 (Arrival Time)을 최소화하는 함수를 분석적 배치의 목적 함수에 추가하였다. 이 때 각 클록마다 주기가 다를 수 있기 때문에 각 클록별로 함수를 따로 계산해 합산하는 방안이 제안되었다. 또한, 위반이 없는 클록 도메인의 신호 경로들도 불필요하게 단축될 수 있기 때문에 음수 슬랙 (Negative Slack)을 계산하여 이를 최소화하는 함수를 추가로 제안하여 비교하였다. 영역 분할 기법 (Partitioning)을 기반으로 배선 길이를 최소화하는 기존 배치 적법화를 그대로 사용한 후 타이밍 검증을 통해 초기 분석적 배치 단계에서 타이밍 개선 효과를 분석하였다. 배치 적법화 시 추가적인 타이밍 최적화 기법이 사용되지 않았기 때문에 타이밍 개선이 있다면 이것은 전적으로 분석적 배치의 목적 함수개선에 의한 효과이다. 12개 실용예제에 대해 실험한 결과, 목적 함수에 도착 시간 함수가 적용되었을 때 그렇지 않았을 때보다 최악 음수 슬랙 (Worst Negative Slack)이 평균 약 15% 정도 감소되었으며 음수 슬랙 함수가 적용되었을 때 이보다 약 6%정도 추가로 더 감소됨을 확인하였다.
FPGA 배치 툴 연구는 학계에서도 단순한 가상 아키텍처 모델 가정에서 벗어나 상용 툴처럼 캐리체인이나 광폭함수 멀티플렉서, 메모리/승산기 블록 등의 성능 및 밀도를 향상시키는 소자들을 포함하는 현실적인 모델을 적용하기 시작하였다. 이 때 발생하는 실제적 이슈들을 다룬 사전 패킹, 다층 밀도 분석 등의 기법이 초기 분석적 배치 (Analytic Placement)에 적용되어 밀도를 분산시키면서 배선 길이를 효과적으로 최소화한 연구가 앞서 발표된 바 있다. 더 나아가 궁극적으로는 타이밍을 최적화해야하기 때문에 많은 연구에서는 타이밍 제약 조건을 만족시키기 위한 기법들이 제시되고 있다. 그러나 초기 배치 후 진행되는 배치 적법화 및 배치 개선에서 주로 적용될 뿐 분석적 배치에서 이러한 타이밍 기법을 적용한 사례는 거의 없다. 본 논문에서는 사전 패킹 및 다층 밀도 분석 등의 기법이 구현된 기존 분석적 배치에 타이밍 제약 조건 위반을 검출하고 이를 최소화하는 기법을 결합하는 방안을 소개한다. 먼저 정적 타이밍 검증기를 집적하여 배선 길이가 최소화된 기존 배치 결과의 타이밍을 검사해 보았으며 위반을 감소시키기 위해 신호 도착 시간 (Arrival Time)을 최소화하는 함수를 분석적 배치의 목적 함수에 추가하였다. 이 때 각 클록마다 주기가 다를 수 있기 때문에 각 클록별로 함수를 따로 계산해 합산하는 방안이 제안되었다. 또한, 위반이 없는 클록 도메인의 신호 경로들도 불필요하게 단축될 수 있기 때문에 음수 슬랙 (Negative Slack)을 계산하여 이를 최소화하는 함수를 추가로 제안하여 비교하였다. 영역 분할 기법 (Partitioning)을 기반으로 배선 길이를 최소화하는 기존 배치 적법화를 그대로 사용한 후 타이밍 검증을 통해 초기 분석적 배치 단계에서 타이밍 개선 효과를 분석하였다. 배치 적법화 시 추가적인 타이밍 최적화 기법이 사용되지 않았기 때문에 타이밍 개선이 있다면 이것은 전적으로 분석적 배치의 목적 함수개선에 의한 효과이다. 12개 실용예제에 대해 실험한 결과, 목적 함수에 도착 시간 함수가 적용되었을 때 그렇지 않았을 때보다 최악 음수 슬랙 (Worst Negative Slack)이 평균 약 15% 정도 감소되었으며 음수 슬랙 함수가 적용되었을 때 이보다 약 6%정도 추가로 더 감소됨을 확인하였다.
Practical models for FPGA architectures which include performance- and/or density-enhancing components such as carry chains, wide function multiplexers, and memory/multiplier blocks are being applied to academic FPGA placement tools which used to rely on simple imaginary models. Previously the techn...
Practical models for FPGA architectures which include performance- and/or density-enhancing components such as carry chains, wide function multiplexers, and memory/multiplier blocks are being applied to academic FPGA placement tools which used to rely on simple imaginary models. Previously the techniques such as pre-packing and multi-layer density analysis are proposed to remedy issues related to such practical models, and the wire length is effectively minimized during initial analytic placement. Since timing should be optimized rather than wire length, most previous work takes into account the timing constraints. However, instead of the initial analytic placement, the timing-driven techniques are mostly applied to subsequent steps such as placement legalization and iterative improvement. This paper incorporates the timing driven techniques, which check if the placement meets the timing constraints given in the standard SDC format, and minimize the detected violations, with the existing analytic placer which implements pre-packing and multi-layer density analysis. First of all, a static timing analyzer has been used to check the timing of the wire-length minimized placement results. In order to minimize the detected violations, a function to minimize the largest arrival time at end points is added to the objective function of the analytic placer. Since each clock has a different period, the function is proposed to be evaluated for each clock, and added to the objective function. Since this function can unnecessarily reduce the unviolated paths, a new function which calculates and minimizes the largest negative slack at end points is also proposed, and compared. Since the existing legalization which is non-timing driven is used before the timing analysis, any improvement on timing is entirely due to the functions added to the objective function. The experiments on twelve industrial examples show that the minimum arrival time function improves the worst negative slack by 15% on average whereas the minimum worst negative slack function improves the negative slacks by additional 6% on average.
Practical models for FPGA architectures which include performance- and/or density-enhancing components such as carry chains, wide function multiplexers, and memory/multiplier blocks are being applied to academic FPGA placement tools which used to rely on simple imaginary models. Previously the techniques such as pre-packing and multi-layer density analysis are proposed to remedy issues related to such practical models, and the wire length is effectively minimized during initial analytic placement. Since timing should be optimized rather than wire length, most previous work takes into account the timing constraints. However, instead of the initial analytic placement, the timing-driven techniques are mostly applied to subsequent steps such as placement legalization and iterative improvement. This paper incorporates the timing driven techniques, which check if the placement meets the timing constraints given in the standard SDC format, and minimize the detected violations, with the existing analytic placer which implements pre-packing and multi-layer density analysis. First of all, a static timing analyzer has been used to check the timing of the wire-length minimized placement results. In order to minimize the detected violations, a function to minimize the largest arrival time at end points is added to the objective function of the analytic placer. Since each clock has a different period, the function is proposed to be evaluated for each clock, and added to the objective function. Since this function can unnecessarily reduce the unviolated paths, a new function which calculates and minimizes the largest negative slack at end points is also proposed, and compared. Since the existing legalization which is non-timing driven is used before the timing analysis, any improvement on timing is entirely due to the functions added to the objective function. The experiments on twelve industrial examples show that the minimum arrival time function improves the worst negative slack by 15% on average whereas the minimum worst negative slack function improves the negative slacks by additional 6% on average.
* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.
문제 정의
본 논문에서는 사전 패킹 및 다층 밀도 분석 등의 기법이 구현된 기존 분석적 배치에서 타이밍 제약 조건 위반을 검출하고 이를 최소화하는 기법을 결합하는 방안을 소개한다. 신호 도착 시간 (Arrival Time)을 최소화하는 함수를 분석적 배치의 목적 함수에 추가하되 각 클록마다 주기가 다를 수 있기 때문에 각 클록별로 함수를 따로 계산해 합산하는 방안이 제안되었다.
분석적 초기 배치에서는 원래 배선 길이를 최소화하는 동시에 배치 밀도가 분산되도록 하는 주요 기능에 국한하고 신호 경로의 타이밍 최적화는 주로 배치 적법화나 반복적 배치 개선 단계에서 진행되어왔다. 본 논문에서는 정적 타이밍 검증기를 분석적 초기 배치에 집적시킨 후 신호 경로의 타이밍을 검증하면서 최적화하는 함수들을 목적 함수에 추가시킴으로써 타이밍 최적화 기능을 분석적 초기 배치 단계로 끌어 올리는 시도가 있었다. 이 과정에서 이미 알려진 도착 시간 최소화 함수를 다중 클록을 포함한 설계에도 적용할 수 있도록 개선하였고, 이 때 타이밍 위반이 없는 신호 경로까지 불필요하게 단축될 수 있는 비효율성을 개선하기 위해 최악 음수 슬랙을 최소화하는 함수도 제안하였다.
이를 개선하기 위해 본 논문은 도착 시간 대신 음수 슬랙을 최소화하는 타이밍 함수를 제안한다. 이는 앞서 소개한 타이밍 목적 함수에서 식 (2)와 (3)을 다음과 같은 식 (2-1)과 (3-1)로 대체함으로써 간단히 구성할 수 있다.
제안 방법
이 타이밍 최적화 기능은 성능 및 집적도 향상을 위한 소자들이 상용 FPGA 아키텍처에 포함되면서 발생하는 이슈들을 해결하기 위해 사전 패킹 및 다층 밀도 분석 등의 기법을 적용하여 최근 개발된 분석적 배치 모듈 상에서 추가 기능으로 구현되었다. Xilinx Spartan III XC3S1000 상용 FPGA 마스터와 상용 수준의 설계들 중에서 다양한 프로파일을 포함하도록 선정된 12가지 예제에 적용하여 검증하였다.
반면, 타이밍 함수는 배선 길이 함수와는 달리 모든 배선에 동시에 영향을 미치지 않고 특정 신호 경로의 시간 지연을 집중적으로 개선하기 때문에 가중치를 크게 주어도 힘의 균형이 쉽게 무너지지 않는다는 것도 확인하였다. 두 타이밍 함수 (arrival, wns)에 적용 조건은 동일 (timing driven)하며 모든 예제에 동일하게 적용하였다. 배치 적법화에서 타이밍 구동 기법을 적용하지 않았기 때문에 결과의 차이는 순전히 분석적 초기 배치의 목적함수에 타이밍 함수의 적용 여부가 만들어 낸 것이라 할 수 있다.
신호 도착 시간 (Arrival Time)을 최소화하는 함수를 분석적 배치의 목적 함수에 추가하되 각 클록마다 주기가 다를 수 있기 때문에 각 클록별로 함수를 따로 계산해 합산하는 방안이 제안되었다. 또한, 위반이 없는 클록 도메인의 신호 경로들도 불필요하게 단축될 수 있기 때문에 슬랙 (Negative Slack)을 계산하여 슬랙이 음수일 때만 최소화하는 함수를 추가로 제안하여 비교하였다. 배치 적법화 후 초기 분석적 배치 단계에서 타이밍 개선 효과를 분석하였다.
또한, 위반이 없는 클록 도메인의 신호 경로들도 불필요하게 단축될 수 있기 때문에 슬랙 (Negative Slack)을 계산하여 슬랙이 음수일 때만 최소화하는 함수를 추가로 제안하여 비교하였다. 배치 적법화 후 초기 분석적 배치 단계에서 타이밍 개선 효과를 분석하였다. 배치 적법화 시 추가적인 타이밍 최적화 기법이 사용되지 않았기 때문에 타이밍 개선이 있다면 이것은 전적으로 분석적 배치의 목적 함수 개선에 의한 효과이다.
본 논문은 먼저 Xilinx Spartan 구조 및 툴 체인 사용 절차를 2장 본론 1절 및 2절에서 소개하고 3절에서 분석적 배치에 추가된 타이밍 함수들을 기술한다. 3장 실험에서 12개 실용 예제에 대해 적용한 결과를 제시하고 고찰한 후 마지막으로 결론을 맺는다.
세 가지 조건의 목적 함수 즉, (1) 타이밍 함수를 포함하지 않은 (no timing), (2) 클록별 도착시간 최소화 함수를 포함한 (arrival), 그리고 (3) 최악 음수 슬랙 최소화 함수를 포함한 (wns) 목적 함수를 각각 사용하여 분석적 배치와 배치 적법화를 교대로 2회 실시하였으며 가중치 등의 파라미터들은 표 3에 요약한 바와 같다.
본 논문에서는 사전 패킹 및 다층 밀도 분석 등의 기법이 구현된 기존 분석적 배치에서 타이밍 제약 조건 위반을 검출하고 이를 최소화하는 기법을 결합하는 방안을 소개한다. 신호 도착 시간 (Arrival Time)을 최소화하는 함수를 분석적 배치의 목적 함수에 추가하되 각 클록마다 주기가 다를 수 있기 때문에 각 클록별로 함수를 따로 계산해 합산하는 방안이 제안되었다. 또한, 위반이 없는 클록 도메인의 신호 경로들도 불필요하게 단축될 수 있기 때문에 슬랙 (Negative Slack)을 계산하여 슬랙이 음수일 때만 최소화하는 함수를 추가로 제안하여 비교하였다.
본 논문에서는 정적 타이밍 검증기를 분석적 초기 배치에 집적시킨 후 신호 경로의 타이밍을 검증하면서 최적화하는 함수들을 목적 함수에 추가시킴으로써 타이밍 최적화 기능을 분석적 초기 배치 단계로 끌어 올리는 시도가 있었다. 이 과정에서 이미 알려진 도착 시간 최소화 함수를 다중 클록을 포함한 설계에도 적용할 수 있도록 개선하였고, 이 때 타이밍 위반이 없는 신호 경로까지 불필요하게 단축될 수 있는 비효율성을 개선하기 위해 최악 음수 슬랙을 최소화하는 함수도 제안하였다. 도착 시간 최소화 함수 적용 시 평균 약 15%의 최악 음수 슬랙 감축 효과를 얻었으며 최악 음수 슬랙 최소화 함수 적용 시 이보다 평균 약 6% 정도 추가 감축 효과도 확인하였다.
제안된 기법들의 효용성을 확인하기 위해 기존 K-FPGA 분석적 배치 모듈[7]에 정적 타이밍 검증기를 집적하였으며 목적함수에 제안된 두 가지 타이밍 함수를 포함하도록 수정하였다. 분석적 배치에서는 가중치를 사용하여 배선 길이, 도착시간 타이밍, WNS 타이밍, 밀도, 장벽, 무게 중심 변위 함수를 목적 함수에 선택적으로 포함시키거나 그 영향을 조절할 수 있다.
대상 데이터
Xilinx Spartan III XC3S1000 상용 마스터와 다양한 프로파일의 12가지 예제를 통해 배치 실험을 수행하였다. 표 1에 12개 예제의 회로 규모 및 소자 사용 프로파일을 요약하였다.
표 1에 12개 예제의 회로 규모 및 소자 사용 프로파일을 요약하였다. 사용된 플립플롭 (ff), LUT (lut), I/O 버퍼 (iob), 블록 메모리 (bm), 클록 MUX (cm), 클록 발생기 (cg) 개수를 나타내고 있다. 표 2는 예제의 복잡도를 요약한다.
타이밍 목적 함수가 레이아웃 패턴에 미치는 영향을 분석하기 위해 12개 예제 중 비교적 다양한 소자를 포함하고 있으며 뚜렷한 개선 효과를 보인 c09mr을 선택하였다. 이 c09mr에 대해 세 가지 타이밍 함수 적용 조건에 따른 배치 결과 레이아웃을 그림 4에 비교하였다.
데이터처리
12개 예제를 세 조건에 따라 배치한 결과를 타이밍 분석하였으며 표 4에 정리하였다. 각각에 대해 최악 음수 슬랙 (WNS)과 음수 슬랙 총합 (TNS)을 비교하였 으며 클록별 도착 시간 최소화 함수를 포함시켰을 때 이를 제외했을 때보다 WNS는 평균 약 15% 감소했으며 TNS는 약 13% 감소했다.
이론/모형
분석적 배치는 비선형 최적화 기법[6～10]을 이용하며 다음과 같은 목적함수를 사용하는 Conjugate Gradient (CG) Solver[12]가 응용된다.
성능/효과
12개 예제를 세 조건에 따라 배치한 결과를 타이밍 분석하였으며 표 4에 정리하였다. 각각에 대해 최악 음수 슬랙 (WNS)과 음수 슬랙 총합 (TNS)을 비교하였 으며 클록별 도착 시간 최소화 함수를 포함시켰을 때 이를 제외했을 때보다 WNS는 평균 약 15% 감소했으며 TNS는 약 13% 감소했다. 모든 배선 지연을 다 같이 단축시키는 것보다 클록 도메인별로 가장 긴 경로만을 단축시키는 것이 더 효율적임을 확인할 수 있다.
이 과정에서 이미 알려진 도착 시간 최소화 함수를 다중 클록을 포함한 설계에도 적용할 수 있도록 개선하였고, 이 때 타이밍 위반이 없는 신호 경로까지 불필요하게 단축될 수 있는 비효율성을 개선하기 위해 최악 음수 슬랙을 최소화하는 함수도 제안하였다. 도착 시간 최소화 함수 적용 시 평균 약 15%의 최악 음수 슬랙 감축 효과를 얻었으며 최악 음수 슬랙 최소화 함수 적용 시 이보다 평균 약 6% 정도 추가 감축 효과도 확인하였다. 이 타이밍 최적화 기능은 성능 및 집적도 향상을 위한 소자들이 상용 FPGA 아키텍처에 포함되면서 발생하는 이슈들을 해결하기 위해 사전 패킹 및 다층 밀도 분석 등의 기법을 적용하여 최근 개발된 분석적 배치 모듈 상에서 추가 기능으로 구현되었다.
에서 인용한 것이나 (1) 배선 모델을 FPGA 구조에 적합한 맨해튼 거리 계산식으로 바꾸고 (2) 다중 클록이 사용될 때 최대 도착시간을 클록별로 최소화하도록 수정한 것이다. 또한, (3) 사전 패킹, 다층 밀도 분석 등 상용 FPGA 아키텍처 이슈 관련 기술과 복합적으로 적용되며, (4) 타이밍 함수의 효과가 초기 분석적 배치 결과 단독으로 평가된다는 점도 다르다. 그럼에도 불구하고 이 모델은 슬랙이 양수일 경우에도 계속해서 타이밍을 최적화하기 때문에 아직 최적화되지 못한 다른 클록 도메인의 타이밍 개선을 방해할 수 있다는 단점이 있다.
각각에 대해 최악 음수 슬랙 (WNS)과 음수 슬랙 총합 (TNS)을 비교하였 으며 클록별 도착 시간 최소화 함수를 포함시켰을 때 이를 제외했을 때보다 WNS는 평균 약 15% 감소했으며 TNS는 약 13% 감소했다. 모든 배선 지연을 다 같이 단축시키는 것보다 클록 도메인별로 가장 긴 경로만을 단축시키는 것이 더 효율적임을 확인할 수 있다. 최악 음수 슬랙 최소화 함수를 적용했을 때는 이보다 WNS가 추가적으로 평균 약 6% 더 감소했으며 TNS도약 10% 더 감소했다.
실험 조건과 동일하며 조건 (2), (3)과 같이 타이밍 함수가 포함될 경우에는 배선 길이 함수 가중치를 낮추어 밀도를 높이는 인장력을 완화하는 것이 더 효과적임이 예비 실험을 통해 확인되었다. 반면, 타이밍 함수는 배선 길이 함수와는 달리 모든 배선에 동시에 영향을 미치지 않고 특정 신호 경로의 시간 지연을 집중적으로 개선하기 때문에 가중치를 크게 주어도 힘의 균형이 쉽게 무너지지 않는다는 것도 확인하였다. 두 타이밍 함수 (arrival, wns)에 적용 조건은 동일 (timing driven)하며 모든 예제에 동일하게 적용하였다.
참고적으로 세 조건에 따른 총 배선 길이를 비교하여 표 5에 정리하였다. 배선 길이는 도착 시간 최소화 함수 적용 시 4% 정도 증가했다가 최악 음수 슬랙 함수 적용시 다시 이보다 2% 정도 감소하는 정도로 크게 변화하지 않았으며 최악 경로 중심으로 국부적인 배치 개선이 있었다고 판단할 수 있다.
모든 배선 지연을 다 같이 단축시키는 것보다 클록 도메인별로 가장 긴 경로만을 단축시키는 것이 더 효율적임을 확인할 수 있다. 최악 음수 슬랙 최소화 함수를 적용했을 때는 이보다 WNS가 추가적으로 평균 약 6% 더 감소했으며 TNS도약 10% 더 감소했다.
타이밍 위반 여부에 상관없이 무조건 도착 시간을 단축시키기보다 위반된 경로의 도착 시간만 단축시킴으로서 그 효율을 더 높일 수 있음을 확인할 수 있다. 참고적으로 세 조건에 따른 총 배선 길이를 비교하여 표 5에 정리하였다.
후속연구
클록 도메인마다 타이밍 만족 정도가 다르고 그 편차가 클 경우 이 WNS 타이밍 함수가 개선 정도를 더 향상시킬 수 있을 것으로 기대된다.
질의응답
핵심어
질문
논문에서 추출한 답변
분석적 배치는 비선형 최적화 기법을 이용하며, 목적함수를 사용하는 Conjugate Gradient (CG) Solver가 응용되는데 여기서 목적함수는 무엇으로 구성되어 있는가?
목적함수는 배선 길이 (length), 타이밍 (timing), 배치 밀도 (density), 장벽 (barrier), 그리고 무게 중심 변위 (cogd : Center of Gravity Displacement) 함수로 구성 된다. 목적 함수 내 다섯 가지 함수의 영향을 조정하기 위해 가중치 αl, αt, αd, αb, αc 가 사용되었다.
FPGA 설계에서 배선이란?
캐리 체인 및 광폭 입력 함수 구현에 사용되는 논리 단위 셀들은 멀티플렉서 및 전용 게이트들 간의 인접성을 만족시키기 위해 상대적 배치 위치가 미리 결정되며 이를 계속 유지해야 하므로 필수 전처리 패킹 과정 (Mandatory Pre-Packer)에서 먼저 그룹으로 패킹하여 그 그룹을 배치에서도 유지한다. 배선은 다양한 길이의 수평, 수직 연결선들 간에 위치한 스위치들의 연결 방향을 선택하여 슬라이스의 핀들을 서로 연결하는 경로를 만들어 내는 과정이다. 배치 배선 후에는 각 스위치들의 상태를 나타내는 비트들을 스트림 형태로 출력한 후 FPGA 칩에 로드할 수 있도록 한다.
타이밍의 검증 및 최적화를 위해 필요한 것은?
타이밍의 검증 및 최적화를 위해 정적 타이밍 검증기 (Static Timing Analyzer)가 필요하며 K-FPGA 과제에서 구현된 것은 표준화된 Liberty 형식으로 기술된 라이브러리 프리미티브 셀들의 지연 정보를 사용하여 회로의 타이밍을 계산하고 표준화된 SDC (Synthesis Design Constraint) 형식으로 기술된 제약 조건을 검사할 수 있다. 논리 합성, 배치 배선 등 각 설계 단계 후 타이밍을 검증하도록 개발되어 있었는데 이것을 분석적 배치에 집적하여 타이밍 최적화에 응용하였다.
참고문헌 (12)
ABC: A System for Sequential Synthesis and Verification. Berkeley Logic Synthesis and Verification Group, http://www.eecs.berkeley.edu/-alanmi/abc/abc.html, October, 2007.
V. Betz and J. Rose, "VPR: A New Packing, Placement And Routing Tool For FPGA Research," in Proceedings of the 7th International Workshop on Field-Programmable Logic and Applications. pp. 213-222, 1997.
N. Steiner, A. Wood, H. Shojaei, J. Couch, P. Athanas, M. French, "Torc: Towards Open-Source Tool Flow," in Proceedings of the 19th ACM/SIGDA International Symposium on Field Programmable Gate Arrays, pp. 41-44, February, 2010.
C. Lavin, M. Padilla, J. Lamprecht, P. Lundrigan, B. Nelson, and B. Hutchings, "RapidSmith: Do-It-Yourself CAD Tools for Xilinx FPGAs" in Proceedings of the 21st International Workshop on Field-Programmable Logic and Applications, pp. 349-355, September, 2011.
K. Kim, "Evaluation Toolkit for K-FPGA Fabric Architectures," Journal of the IEEK, vol. 49-SD, no. 4, pp. 157-167, April, 2012.
J. Cong and G. Luo, "Highly Efficient Gradient Computation for Density-Constrained Analytical Placement Methods," Proc. of the International Symposium on Physical Design, pp. 39-45, April, 2008.
K. Kim, "Pre-Packing, Early Fixation, and Multi-Layer Density Analysis in Analytic Placement for FPGAs," Journal of the IEEK, vol. 51, no. 10, pp. 96-106, October, 2014.
R. Pattison, Z. Abuowaimer, S. Areibi, G. Grewal, and A. Vannelli, "GPlace: A Congestion- Aware Placement Tool for UltraScale FPGAs," Proc. of International Conference of Computer Aided Design, November, 2016.
W. Li, S. Dhar, and D.Z. Pan, "UTPlaceF: A Routability-Driven FPGA Placer with Physical and Congestion Aware Packing," Proc. of International Conference of Computer Aided Design, November, 2016.
W.C. Naylor, R. Donelly, and L. Sha, "Non-Linear Optimization System and Method for Wire Length and delay Optimization for an Automatic Electric Circuit Placer," US Patent 6301693, October 2001.
Spartan-3 Generation FPGA User Guide, UG331, v1.6, Xilinx Inc., December 3, 2009.
※ AI-Helper는 부적절한 답변을 할 수 있습니다.