[논문]Sub-GHz 근거리 무선통신을 위한 0.18 μm CMOS 전력증폭기

임정택; 최한웅; 이은규; 최선규; 송재혁; 김상효; 이동주; 김완식; 김소수; 서미희; 정방철; 김철영

doi:10.5515/kjkiees.2018.29.11.834

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본 논문은 $0.18{\mu}m$ CMOS 공정을 이용한 Sub-GHz 근거리 무선통신을 위한 전력증폭기 설계에 관한 내용이다. 가상접지 노드를 용이하게 형성하며, 출력전력을 키울 수 있는 차동구조로 설계하였으며, breakdown으로 인한 문제를 최소화하기 위하여 cascode 구조로 설계하였다. 또한 출력전력과 Power Added Efficiency(PAE)가 최대가 되도록 트랜지스터 게이트 폭을 결정하고, matching network으로 인한 손실이 최소화하기 위해 EM simulation을 통하여 balun을 최적화하였다. 제작된 전력증폭기는 크기가 $2.14mm^2$이며, 860~960 MHz의 주파수 범위에서 49.5 dB 이상의 이득과 26.7 dBm의 최대출력을 가지며, 최대효율은 20.7 %이다.

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A power amplifier for subgigahertz short-range wireless communication using $0.18-{\mu}m$ CMOS technology is presented. It is designed as a differential structure to form easily a virtual ground node, to increase output power, and to design a cascode structure to prevent breakdown. The tr...

A power amplifier for subgigahertz short-range wireless communication using $0.18-{\mu}m$ CMOS technology is presented. It is designed as a differential structure to form easily a virtual ground node, to increase output power, and to design a cascode structure to prevent breakdown. The transistor gate width was determined to maximize the output power and power-added efficiency(PAE), and the balun was optimized through electromagnetic simulation to minimize the loss caused by the matching network. This power amplifier had a gain of more than 49.5 dB, a saturation power of 26.7 dBm, a peak PAE of 20.7 % in the frequency range of 860 to 960 MHz, and a chip size of $2.14mm^2$.

주제어

표/그림 (14)

표 표 1. Sub-GHz 대역 무선통신 기술 표준 Table 1. Standards of Sub-GHz band wireless communication.
그림 그림 1. Sub-GHz CMOS 전력증폭기 회로도 Fig. 1. Schematic of the Sub-GHz CMOS power amplifier.
그림 그림 2. 설계된 transformer의 EM 구조 및 크기 Fig. 2. EM structure and size of designed transformers.
그림 그림 3. 반사 손실의 시뮬레이션 결과 Fig. 3. Simulation results of the return loss.
그림 그림 4. 이득의 시뮬레이션 결과 Fig. 4. Simulation results of the gain.
그림 그림 5. 최대출력전력과 PAE의 시뮬레이션 결과 Fig. 5. Simulation results of the saturation power and the PAE.
그림 그림 6. 제작된 Sub-GHz CMOS 전력증폭기 칩 사진 Fig. 6. Microphotograph of the Sub-GHz CMOS power amplifier.
그림 그림 7. 제작이 완료된 Sub-GHz CMOS 전력증폭기 측정용 보드 Fig. 7. Measurement board of the Sub-GHz CMOS power amplifier.
그림 그림 8. 입력 반사 손실의 측정 결과 Fig. 8. Measurement results of the input return loss.
그림 그림 9. 출력 반사 손실의 측정 결과 Fig. 9. Measurement results of the output return loss.
그림 그림 10. 이득의 측정 결과 Fig. 10. Measurement results of the gain.
그림 그림 11. 최대출력전력과 PAE의 시뮬레이션 결과 Fig. 11. Measurement results of the saturation power and the PAE.
그림 그림 12. EVM의 측정 결과 Fig. 12. Measurement results of the EVM.
표 표 2. 전력증폭기 성능 비교 Table 2. Comparison of power amplifier.

AI 본문요약
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문제 정의

본 논문에서는 Sub-GHz 대역의 다양한 표준들을 만족 하는 CMOS 전력증폭기를 1P6M CMOS 0.18 μm 공정을 통하여 설계하였다. 설계된 전력증폭기는 가상 접지노드를 용이하게 형성시키며, 출력전력을 키우기 위하여 차동 구조를 채택하였으며, breakdown을 방지하기 위하여 cascode 구조로 설계되었다.
본 논문에서는 이러한 Sub-GHz 대역의 다양한 표준을 만족하여 한 회로로 여러 종류의 무선통신 기술에 사용 가능한 two-stage differential 구조의 CMOS 전력증폭기를 설계하였다.

제안 방법

, IP3, Adjacent Channel Lea-kage Ratio(ACLR), EVM 등이 있다. 따라서 본 논문은 위의 성능 지표들이 Sub-GHz 대역의 여러 무선통신표준들을 만족할 수 있도록 높은 최대출력전력, 선형 출력 전력, 높은 PAE를 가장 우선순위로 두고 설계를 진행하였다.
설계된 전력증폭기는 가상 접지노드를 용이하게 형성시키며, 출력전력을 키우기 위하여 차동 구조를 채택하였으며, breakdown을 방지하기 위하여 cascode 구조로 설계되었다. 또한 출력전력과 PAE가 최대가 되도록 트랜지스터의 게이트 폭을 결정하고, matching network 로 인한 손실이 최소화 되도록 EM simulation을 통하여 최적화하였다. 표 2는 본 논문의 전력 증폭기와 기존 연구 간의 성능을 비교한 표이다.
또한, 게이트 가지 수를 증가시키거나 트랜지스터를 병렬로 여러 개 배치하면 레이아웃이 길어지고 복잡해져 기생성분이 증가하게 된다^[3]. 본 논문의 전력증폭기의 경우, 주파 수가 Sub-GHz 대역이므로 기생성분의 영향 또한 작을 것으로 판단하여 최종단의 common-source단과 common-gate 단은 공정에서 제공하는 최대 단일 폭 8 μm에 64개의 가지를 갖는 트랜지스터를 병렬로 8개 배치하여 총 게이트 폭이 4.096 mm가 되도록 결정하였다.
18 μm 공정을 통하여 설계하였다. 설계된 전력증폭기는 가상 접지노드를 용이하게 형성시키며, 출력전력을 키우기 위하여 차동 구조를 채택하였으며, breakdown을 방지하기 위하여 cascode 구조로 설계되었다. 또한 출력전력과 PAE가 최대가 되도록 트랜지스터의 게이트 폭을 결정하고, matching network 로 인한 손실이 최소화 되도록 EM simulation을 통하여 최적화하였다.

성능/효과

또한 output balun의 경우 큰 power가 통과하므로, metal들의 current density를 고려하여 width를결정하였다. EM simulation 결과, input transformer는 0.72의 coupling factor와 1.5 dB의 loss를 가지며, interstage transformer는 0.81의 coupling factor와 1.4 dB의 loss를 가지며, output transformer는 0.71의 coupling factor와 1.4 dB 의 loss를 가진다. 또한 RC feedback loop를 추가하여 발진을 방지하였다.
EM 시뮬레이션을 통해 공정에서 제공하는 트랜지스터, 커패시터, 저항을 제외한 모든 metal line과 transformer를 검증하였으며, 공정에서 제공하는 소자들과 함께 시뮬 레이션을 해본 결과, 본 논문의 전력증폭기는 입력 파워가 0 dBm일 때 860～960 MHz 대역에 대해 입력반사손실은 13.4 dB 이상, 출력반사손실은 9.4 dB 이상이며, 이득은 49.4 dB 이상, 최대출력전력이 27.7 dBm, OP1 dB가 22.4 dBm 이상, PAE는 26.1 % 이상이다. 이러한 시뮬레 이션 결과들은 그림 3～그림 5에 나타내었다.
On-wafer 측정결과, 860～960 MHz 대역에 대해 input return loss는 11.8 dB 이상, output return loss는 4.9 dB 이상이며, 이득은 49.5 dB 이상, 최대출력전력이 27.6 dBm, PAE는 27.0 %이며, CoB 이후의 측정 결과는 최대출력전 력이 26.7 dBm, OP1dB가 24.1 dBm, PAE는 20.7 %이다. EVM 측정의 경우, CoB를 한 상태에서 LTE FDD의 mo-dulation 신호를 입력으로 인가하였으며, 측정결과 linear power는 15.
다음으로 CMOS 소자는 낮은 break down voltage를 가지므로 높은 출력으로 인해 breakdown이 발생할 수 있다. 이를 방지하기 위해 common-source단과 common-gate단이 voltage stress를 나누어 갖는 cascode 구조로 설계를 진행 하였으며, simulation 결과 common-source단의 드레인 전압은 2.9 V이며, common-gate단의 드레인 전압은 4.5 V로 voltage stress가 common-source단과 common-gate단으로 나눠지는 것을 확인하였다.

질의응답

핵심어	질문	논문에서 추출한 답변
	무선통신이 활용되는 분야는?	무선통신을 이용하는 기술들이 발달함에 따라 다양한 무선통신 기술이 생활 속에 활용되고 있다. 특히 Sub-GHz 대역과 2.4 GHz 대역의 이동통신과 근거리 무선통신이 많이 활용되고 있으며, 대표적인 기술은 LTE, 무선 LAN, 블루투스 등이 있다[1],[2]. 이러한 근거리 무선통신기술과 이동통신 기술을 활용하기 위해서는 각 무선통신 기술과 이동통신 기술들이 요구하는 표준을 만족해야 한다.
	무선통신의 대표적인 기술은 무엇이 있는가?	특히 Sub-GHz 대역과 2.4 GHz 대역의 이동통신과 근거리 무선통신이 많이 활용되고 있으며, 대표적인 기술은 LTE, 무선 LAN, 블루투스 등이 있다[1],[2]. 이러한 근거리 무선통신기술과 이동통신 기술을 활용하기 위해서는 각 무선통신 기술과 이동통신 기술들이 요구하는 표준을 만족해야 한다.
	근거리 무선통신기술을 이용하기 위해 요구되는 표준은 무엇인가?	이러한 근거리 무선통신기술과 이동통신 기술을 활용하기 위해서는 각 무선통신 기술과 이동통신 기술들이 요구하는 표준을 만족해야 한다. 송수신 기에서 만족해야 하는 항목은 주파수 대역, 대역폭, 최대 송신 전력, Error Vector Magnitude(EVM), 최소 입력 감도 등이 있으며, 송신단에서 만족해야 하는 항목이 가장 많다. 송신단의 핵심이 되는 회로는 전력증폭기로 송신단에서 가장 마지막에 위치하는 회로이며, 송신된 신호가 원하지 않는 주파수 대역의 신호들이나 노이즈로 인하여 왜곡되는 것을 방지하고, 원거리로 신호를 보내기 위하여 큰 출력 신호를 내보내야 한다.

참고문헌 (6)

W. Sun, M. Choi, and S. Choi, "IEEE 802.11ah: A long range 802.11 WLAN at Sub 1 GHz," Journal of ICT Standardization, vol. 1, no. 1, pp. 83-108, Jul. 2013.

상세보기
B. Kim, D. Lee, S. Hong, and M. Park, "A multi-band CMOS power amplifier using reconfigurable adaptive power cell technique," IEEE Microwave and Wireless Components Letters, vol. 26, no. 8, pp. 616-618, Aug. 2016.

상세보기
D. Chowdhury, P. Reynaert, and A. M. Niknejad, "Design considerations for 60 GHz transformer-coupled CMOS power amplifiers," IEEE Journal of Solid-State Circuits, vol. 44, no. 10, pp. 2733-2744, Oct. 2009.

상세보기
B. Francois, P. Reynaert, "A fully integrated watt-level linear 900 MHz CMOS RF power amplifier for LTE applications," IEEE Transactions on Microwave Theory and Techniques, vol. 60, no. 6, pp. 1878-1885, Jun. 2012.

상세보기
J. Javidan, M. Atarodi, and H. C. Luong, "High power amplifier based on a transformer type power combiner in CMOS technology," IEEE Transactions on Circuits and Systems II: Express Briefs, vol. 57, no. 11, pp. 838-842, Nov. 2010.

상세보기
J. Han, Y. Kim, C. Park, D. Lee, and S. Hong, "A fully integrated 900 MHz CMOS power amplifier for mobile RFID reader applications," in IEEE Radio Frequency Integrated Circuits(RFIC) Symposium, San Francisco, CA, Jun. 2006.

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